第七讲 模块测试.ppt

版权所有:北京航空航天大学 Verilog HDL语法和设计进阶-仿真测试武 斌 Verilog HDL模块的测试 Verilog模块的种类和用途 Verilog HDL测试模块： 用Verilog HDL描述的模块，可以用来产生测试信号序列并可以接收被测试模块的信号，用于验证所设计的模块是否能正常运行，一般不可综合成具体门级电路。 行为模块： Verilog HDL电路模块，其功能与实体逻辑电路完全一致，用于产生或接受测试信号和数据，验证设计电路各部分功能指标是否合理，但并不一定能生成实际电路。（综合和不可综合行为的区别） 虚拟外设模块（rom,ram,接口等） 同上定义，虚拟外设功能，不以综合 仿真的层次 行为仿真：行为的合理性和算法验证 逻辑功能前仿真：RTL级仿真 逻辑综合：把RTL级模块转换成门级 综合后仿真：用门级模型做验证 布局布线： 在门级模型基础上加了布线延时 布局布线后仿真：与真实电路最接近的验证 结构级转变为行为级 module muxtwo (out, a, b, sl); input a,b,sl; output out; not u1(ns1, sl)； and #1 u2(sela, a, nsl)； and #1 u3 (selb, b, sl); or #2 u4(out,sela,selb)； endmodule 仿真用的 Verilog 模块 `include “….v” `timescale …/… module test (……); 端口定义 信号定义 内部信号定义（reg） 信号产生模块…… 虚拟外设模块（rom,ram,接口等） 调用行为模型（实例模块：实例调用） endmodule 编译、仿真引导语句 编译引导语句用 “ ` ” 起头常用的编译引导有： `include `timescale `uselib `resetall `timescale用于说明程序中的时间单位和仿真精度,语句必须放在模块边界前面 举例说明： `timescale 1ns/100ps and #2 and1(a1, a, nsel); `include 在编译时能把其指定的整个文件包括进来一起处理, 举例说明： `include “global.v” VerilogHDL系统任务和函数 $标识符 ‘$’ 符号表示 Verilog 的系统任务和函数 常用的系统任务和函数有下面几种： $time //找到当前的仿真时间 $display, $monitor //显示和监视信号值的变化 $stop //暂停仿真 $finish //结束仿真 例： ------------------------------------------------------ initial $monitor($time,,”a=%b, b=%b”, a, b); //每当a 或b值变化时该系统任务都显示当前的仿真时刻并分别用二进制和十六进制显示信号a和 b的值 仿真用的 Verilog 结构（不可综合） initial 循环语句： repeat forever while for 的非结构用法 3. 一部分数据类型 event real time wait UDPs fork…join 块 过程连续赋值语句assign 和 deassign force 和 release 7. 部分操作符 = = = ！= = 建立测试信号—时钟，复位 采always,fovever, for,repeat 等 如： reg clk; always begin #period/2 clk=0; #period/2 clk=1; end reg clk; initial begin clk=0； fovever begin #period/2 clk=0; #period/2 clk=1; end end 复位：略 建立信号 reg [7:0] ain, bin; reg clock; initial begin clock = 0; ain = 0;