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1、一个完整的VerilogHDL设计模块包括：端口定义、I/O声明、信号类型声明和功能描述4个部分。 2、Verilog模块可以分为两种类型：一种是为了让模块最终能生成电路的结构，另一种只是为了测试所设计电路的逻辑功能是否正确。 3、VerilogHDL的数字可以用二进制、十进制、八进制和十六进制4种不同数制来表示。 4、在Verilog HDL中还存在两种特殊的取值，高阻态(Z或者z)和不定态(X或者x) 5、Verilog HDL模块的I/O声明用来声明模块端口定义中各端口数据流动方向，包括输入(input)、输出(output)和双向(inout)。 6、在VerilogHDL中，行为描述包括系统级(System Level)、算法级(Algorithm Level)和寄存器传输级(RTL：RegisterTransferLevel)种抽象级别。 7、在VerilogHDL中，使用 posedge 关键字声明事件是由输入信号的上升沿触发的；使用 negedge 关键字声明事件是由输入信号的下降沿触发的。 8、对综合而言，Verilog HDL的wire型变量的取值可以是 0 、 1 、 x 和 z 。 9、如果VerilogHDL操作符的操作数只有1个，称为单目操作：如果操作符的操作数有2个，称为双目操作；如果操作符的操作数有3个，称为三目操作。 10、在Verilog HDL中，语句“always@(negedge clk)”表示模块的事件是由clk的下降沿触发的。 11、Verilog HDL中，register型变量有reg、integer、rea和time4种。 13、VerilogHDL的非阻塞赋值语句中，赋值号是 = ，赋值变量必须是 reg 型变量。 14、Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。 15、Modelsim运行方式有4种: 用户图形界面模式、交互式命令行模式、Tcl和宏模式、批处理模式 16、线网型(net)的变量可以理解为实际电路中的导线，通常用于表示结构实体之间的物理连接 17、Verilog HDL有两种为变量赋值的方法，一种叫做连续赋值，另一种叫做过程赋值，过程赋值又分为阻塞赋值和非阻塞赋值两种 18、系统任务和函数对描述数字电路系统没有帮助，它们的作用是控制和监测仿真过程的进行 1、简述自顶向下的设计指思想 答：自顶向下的设计指的是将一个大规模的数字电路系统从功能上化为若干个不相交的子模块，每个子模块又可以根据需要在功能上化为若干个二级子模块，依此类推，直到功能模块小到比较容易实现为止 2、简述使用always描述组合逻辑电路的规则 答：在描述组合逻辑电路时，always在使用上有以下几个特点(或者说是规则)： 1)在敏感列表中使用电平敏感事件，不要使用边沿敏感。 2)为变量赋值使用阻塞赋值，不要使用非阻塞赋值。 另外，在always块内被赋值的变量必须为寄存器型变量。因此尽管在组合逻辑中不包含任何记忆单元，但是如果变量需要在always块内被赋值，就必须定义为寄存器型，这并不表示所描述的数字电路系统中包含有记忆元件。 3、initial语句与always 语句的关键区别是什么？ 答：设计的行为功能使用下述过程语句结构描述： 1) initial语句：此语句只执行一次。 2) always语句：此语句总是循环执行, 或者说此语句重复执行。 只有寄存器类型数据能够在这两种语句中被赋值。寄存器类型数据在被赋新值前保持原有值不变。所有的初始化语句和always语句在0时刻并发执行。 4、Verilog HDL的基本单元——模块主要包括哪些内容？主要作用是什么？ 答:模块(module)是Verilog HDL对数字电路系统建模的基本单元，每个模块包括模块名称、端口列表、端口类型列表、内部变量定义以及逻辑功能描述等几个部分。 模块名称:模块取一个和其功能相关的名字 端口列表:模块的输入和输出端口 端口类型列表:定义各个端口的方向如（输入端口、输出端口和双向端口） 内部变量定义:内部变量可以使程序变得更有条理 逻辑功能描述:是一个模块的主体，它描述了模块的输出信号和输入信号的逻辑关系。 5、下列表达式的位模式是什么？ 7o44, Bx0, 5bx110, hA0, 10d2, hzF 答：7o44 7位八进制数 Bx0 2位二进制数，即x0 5bx110 5位二进制数(扩展的x)，即xx110 hA0 8位十六进制数 10d2 10位十进制数 hzF 8位十六进制数(扩展的z), 即zzzz1111 6、阻塞性赋值和非阻塞性赋值有何区别？ 答：阻塞赋值使用“=”为变量赋值，在赋值结束以前不可以