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Verilog?中常用的系统函数 (2011-12-06 14:54:39) 转载▼ 标签： 分类： Verilog HDL常用的系统任务 ? 1.$display(输出格式控制列表,输出列表)； //显示变量的值或变量的范围，自动加换行 如：$display(“dout=%d dout”,dout); 2.$write();//和上面的用法相同，但是不会自动加换行 3.$monitor(格式控制，输出列表); //在多模块调试的情况下，许多模块中都调用了$monitor,因为任何时刻只能有一个$monitor起作用，因此需配合$monitoron与$monitoroff使用，把需要监视的模块用$monitoron打开，在监视完毕后及时用$monitoroff关闭，以便把$monitor 让给其他模块使用。$monitor与$display的不同处还在于$monitor往往在initial块中调用，只要不调用$monitoroff,$monitor便不间断地对所设定的信号进行监视。 4.$time系统函数： 返回64位的整数来表示当前的仿真时刻；?? $realtime系统函数：返回一个实型数表示当前仿真时刻。都以模块的仿真时间尺度为基准。 5.$monitor($realtime,,set=%b,set); //其中一个用法 5.系统任务$finish:退出仿真器，返回操作系统 6.系统任务$stop：暂停仿真器 7.系统任务$random:$random%b或者{$random}%b 8.系统任务$readmemb和$readmemh: 用于从文件中读取数据到寄存器中，任何时候都可以被执行（数据方向：文件寄存器）；有以下用法： 1) $readmemb(数据文件名,存贮器名);2) $readmemb(数据文件名,存贮器名,起始地址);3) $readmemb(数据文件名,存贮器名,起始地址,结束地址);4) $readmemh(数据文件名,存贮器名);5) $readmemh(数据文件名,存贮器名,起始地址);6) $readmemh(数据文件名,存贮器名,起始地址,结束地址); 其中文件中的地址表示方式@hhhh--hh,但是寄存器中的地址可直接用数表示。这里说的地址均是寄存器的地址。 9.显示层次任务：$display(Dispalying in %m);//可以显示正在仿真的位置 10.选通显示：$strobe(输出格式,输出列表);//可以保证当所有的赋值语句完成之后才进行显示，同步机制。 11.值变转储任务：将调试过程中感兴趣的信号转存到VCD文件中的任务。 ?$dumpfile();// 选择转储的VCD文件 $dumpvars();// 选择需要存储的VCD变量范围 $dumpall;//建立一个监测点，转储当前所有VCD变量的现行值 $dumpon;和$dumpoff;//控制转储的开始和结束，可用时间延时控制转储过程。1．激励的设置 相应于被测试模块的输入激励设置为reg型，输出相应设置为wire类型，双向端口inout在测试中需要进行处理。 方法1：为双向端口设置中间变量inout_reg作为该inout的输出寄存，inout口在testbench中要定义为wire型变量，然后用输出使能控制传输方向。 eg： inout [0:0] bi_dir_port; wire [0:0] bi_dir_port; reg [0:0] bi_dir_port_reg; reg bi_dir_port_oe; assign bi_dir_port=bi_dir_port_oe?bi_dir_port_reg:1bz; 用bi_dir_port_oe控制端口数据方向，并利用中间变量寄存器改变其值。等于两个模块之间用inout双向口互连。往端口写（就是往模块里面输入) 方法2：使用force和release语句，这种方法不能准确反映双向端口的信号变化，但这种方法可以反映块内信号的变化。具体如示： module test(); wire data_inout; reg data_reg; reg link; #xx; //延时 force data_inout=1bx; //强制作为输入端口 ............... #xx; release data_inout; //释放输入端口 endmodule 从文本文件中读取和写入向量 1）读取文本文件：用 $readmemb系统任务从文本文件中读取二进制向量（可以包含输入激励和输出期望值）。$readmemh 用于读取十六进制文件。例如： reg [7:0] mem[1:256] // a 8-bit, 256-word 定义存储器mem in