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中继卫星系统信道模拟器硬件电路设计 　　摘 要： 结合实际应用，针对中继卫星系统信道模拟器的设计和实现，在对信道模拟器的模拟原理和工作流程进行研究的基础上，从信道模拟器的硬件电路入手，对信道模拟器的中频信号处理板卡、接收及发射板卡进行了详细的设计。基于FPGA平台对高速DA芯片的配置程序进行设计，并对该配置程序进行ModelSim仿真，验证其功能的正确性。最后对板卡进行了硬件测试，测试结果表明，设计的硬件电路完全符合中继卫星系统信道模拟器在测试中的使用要求。 　　关键词： 信道模拟； DDR2； SPI； 高速信号采集 　　中图分类号： TN95?34 文献标识码： A 文章编号： 1004?373X（2016）01?0068?04 　　0 引 言 　　随着空间技术的发展，现有的地面测控网已不能满足要求，而中继卫星可以大幅提高测控网的性能[1]。因此，许多国家目前都在积极地对其进行研究，其中美国、俄罗斯等国家均已建成完善的中继卫星系统[2]，我国也已开始建设自己的中继卫星系统。然而中继卫星的测试过程受地理环境和天气因素的影响也较大，现场试验的方法并不能满足实际需求。信道模拟器作为评估通信系统性能的有效手段，是通信系统性能测试的重要工具。当前对卫星信道的传输特性已经进行了较为深入的理论研究，并已经得出一些具有实际意义的理论成果和仿真模型[3]，但是国内基于这些仿真模型的硬件信道模拟器产品较为少见。基于这种需求，设计研制中继卫星系统信道模拟器具有重大的工程和实践意义。 　　1 总体设计 　　本文根据模拟器系统组成及工作流程，首先对模拟器硬件电路进行总体设计，如图1所示。考虑实现难度及各方面因素，将模拟器硬件电路分为接收及发射板卡、中频信号处理板卡两块板卡分别进行设计。其中，接收及发射板卡包括接收单元、频综模块、发射单元。中频信号处理板卡主要包括模拟信号调理电路、A/D转换电路、D/A转换及幅度调整电路、FPGA功能电路、DSP功能电路、PLL时钟倍频电路、时钟整形分配电路、复位管理电路、大容量数据缓存电路、电源转换及排序电路。 　　硬件电路总体设计方案确定后，需要对电路设计中的关键芯片进行选型分析，主要包括：FPGA，ADC，DAC，DSP及大容量存储器。 　　设计中FPGA主要负责模拟功能的实现，从乘法器资源需求分析以及I/O管脚需求分析，并考虑一定的资源裕量，选用Xilinx公司的Virtex?6系列XC6VSX315T?FFG1156。其乘法器资源为1 344个、可用管脚600个，均满足本设计要求。考虑现有器件及前期成熟的A/D转换电路设计，量化位数选为12 b。为了保证信号质量，模拟输入信号及时钟信号均采用差分形式，因此模/数转换芯片必须具备差分输入接口[4]。因此，ADC芯片采用TI公司的ADS5463。在本设计中，数/模转换芯片选用ADI公司的AD9735，其分辨率为12位、更新速率最高可达1.2 GS/s，其无杂散动态范围达77 dBc（[fout=]100 MHz），满足使用要求。另外，DSP用于实现上位机与板间的实时通信[5]，故需要选择处理速度高的DSP芯片，综合考虑后选用TI公司推出的TMS320C6455芯片。最后，设计中选用大规模可编程器件FPGA控制高速DDR来构建虚拟FIFO以满足延迟存储深度要求。 　　2 详细设计与实现 　　2.1 接收及发射板卡设计 　　根据实际功能需求，设计接收及发射板卡，该板卡的功能框图如图2所示，包括接收单元、频综模块、发射单元。 　　接收单元对模拟输入信号的幅度进行调理，使其满足中频板A/D采样电路幅度要求。输入信号频率范围为（140±25） MHz，功率范围为-50～0 dBm。为保证模拟信号质量，在进行AGC增益控制之前，需对该信号进行带通滤波。带通滤波器设计指标：中心频率为140 MHz，3 dB带宽为60 MHz，带内平坦度小于0.2 dB，带外抑制大于47 dBc@[fo±]45 MHz。滤波后的信号受衰减控制量控制，使中频板输入信号的幅度保持恒定。AGC增益控制电路输出幅度最大能够达到10 dBm。在默认状态下，考虑器件的安全运作，AGC对模拟输入信号功率进行全衰。 　　频综模块为中频信号处理板卡提供工作时钟，频率范围为100～550 MHz，由输出频率控制信号对频率选择，频率分辨率为1 MHz。为便于调试，频综模块的时钟输出频率可通过拨码开关进行控制[6]。 　　发射单元对中频信号处理板卡模拟输出信号幅度进行控制，使其电平保持在-80～0 dBm范围之内。为保证信号质量，信号幅度调整以后需要进行带通滤波，带通滤波的设计指标：中心频率为140 MHz，3 dB带宽为60 MHz，带内平坦度小于0.2 dB，带外抑制大于45