题目基于VHDL的占空比50%的7分频.doc

题目: 基于VHDL的占空比50%的7分频电路设计 学 号： 班 级: 指导教师： 成 绩： 摘要：在数字逻辑电路设计中，分频器是一种基本电路， 通常用来对某个给定频率的时钟进行分频， 得到所需的时钟。时序电路设计中需要各种各样的分频器来获得不同频率的时钟，其中以整数分频器最为常见。整数分频可以简单的使用模 n计数器实现，即随驱动时钟跳变n 次后就输出一个进位脉冲，然后立即被清零或置位，再开始新一轮的循环的计数。 模 n计数器的进位脉冲的宽度一般与驱动时钟相同， 这对于边沿驱动的时序逻辑并不会带来什么问题。但是在某些需要使用电平逻辑的设计中，我们更希望分频时钟拥有 50%，或者与驱动时钟相同的占空比。 这时就需要通过另外的逻辑方法来进行分频， 或者使用 PLL。在基于 CPLD（复杂可编程逻辑器件）/FPGA（现场可编程门阵列）的数字系统设计中，很容易实现由计数器或其级联构成各种形式的偶数分频及非等占空比的奇数分频， 但对等占空比的奇数分频及半整数分频的实现较为困难。 本文利用 VHDL（超高速集成电路硬件描述语言），通过 Quartus II 7.1 开发平台，设计了一种能够实现占空比50%的7分频电路设计 3 1.1 、VHDL语言的介绍 3 1.2 、VHDL语言的特点 3 2、分频电路 4 2.1分频电路 4 2.2 任意奇数倍（2N+1）分频 4 2.3 占空比为 50％的分频 4 3、 占空比为50%的7分频电路的设计 5 3.1、7分频电路的RTL视图，如下： 5 3.2、基于VHDL的占空比为50%的7分频电路的代码程序 5 3.3、占空比为50%的7分频仿真 7 4、心得体会 7 5、参考文献 8 1、VHDL语言 1.1 、VHDL语言的介绍 　VHDL语言是一种用于电路设计的高级语言。它在80年代的后期出现。最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言 。VHDL翻译成中文就是超高速集成电路硬件描述语言，主要是应用在数字电路的设计中。目前，它在中国的应用多数是用在FPGA/CPLD/EPLD的设计中。当然在一些实力较为雄厚的单位，它也被用来设计ASIC。VHDL主要用于描述数字系统的结构行为功能和接口。除了含有许多具有硬件特征的语句外VHDL的语言形式、描述风格以及语法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。 功能强大、设计灵活支持广泛、易于修改 强大的系统硬件描述能力 独立于器件的设计、与工艺无关 很强的移植能力 易于共享和复用 分频电路 分频电路是数字系统设计中的基本电路。在硬件电路设计中，时钟信号是最重要的信号之一，经常需要对较高频率的时钟进行分频操作，得到较低频率的时钟信号。分频电路任意占空比的偶数分频及非等占空比的奇数分频，通常由计数器或计数器的级联来完成。 等占空比的奇数分频电路。要实现占空比为50％的M=2N+1分频电路对于实现占空比为50%的N倍奇数分频，首先进行上升沿触发进行模N计数，计数选定到某一个值进行输出时钟翻转，然后经过（N-1）/2再次进行翻转得到一个占空比非50%奇数n分频时钟。再者同时进行下降沿触发的模N计数，到和上升沿触发输出时钟翻转选定值相同值时，进行输出时钟时钟翻转，同样经过（N-1）/2时，输出时钟再次翻转生成占空比非50%的奇数n分频时钟。两个占空比非50%的n分频时钟相或运算，得到占空比为50%的奇数n分频时钟。另外一种方法：对进行奇数倍n分频时钟，首先进行n/2分频（带小数，即等于(n-1)/2+0.5），然后再进行二分频得到。得到占空比为50%的奇数倍分频 占空比为50%的7分频电路的设计 3.1、7分频电路的RTL视图，如下： 3.2、基于VHDL的占空比为50%的7分频电路的代码程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity clk_div3 is port(clk_in: in std_logic; clk_out: out std