EDA与数字系统设计（第2版）教学课件作者李国丽ch3-7课件.pptVIP

第三章 Verilog HDL硬件描述语言 3.1 Verilog HDL概述 3.2 Verilog HDL语言要素 3.3 Verilog HDL基本语句 3.4 Verilog HDL门元件和结构描述 3.5 仿真验证 3.6 可综合性描述 3.7 设计实例 3.7 设计实例 3.7.1 译码电路 3.7.2 编码电路 3.7.3 数据分配器 3.7.4 同步计数器 3.7.5 移位寄存器 3.7.6 有限状态机的设计 3.7.7 复杂逻辑电路设计 3.7.1 译码电路 例3-7-1 3-8译码器 module decoder(a,b,c,cntl,y); input a,b,c; input [2:0] cntl; output [7:0] y; wire a,b,c; wire [2:0] cntl; reg [7:0] y; wire [2:0] data_in; assign data_in={c,b,a}; always @ (data_in or cntl) … endmodule 3.7.2 编码电路 module coder(data_in, data_out, enable); input [7:0] data_in; input enable; output [2:0] data_out; wire [7:0] data_in; reg [2:0] data_out; always @ ( data_in or enable ) if ( enable ) data_out=3bz; else if ( ~data_in[0] ) data_out=3b000; else if ( ~data_in[1] ) data_out=3b001; else if ( ~data_in[2] ) data_out=3b010; else if ( ~data_in[3] ) data_out=3b011; else if ( ~data_in[4] ) data_out=3b100; else if ( ~data_in[5] ) data_out=3b101; else if ( ~data_in[6] ) data_out=3b110; else if ( ~data_in[7] ) data_out=3b111; else data_out=3bz; endmodule 3.7.3 数据分配器 module demux (reset, cntl, d,dp1,dp2,dp3,dp4); input reset; //复位信号 input [1:0] cntl; //控制信号 input [3:0] d; //输入数据 output [3:0] dp1; //数据通道1 output [3:0] dp2; //数据通道2 output [3:0] dp3; //数据通道3 output [3:0] dp4; //数据通道4 wire reset; wire [1:0] cntl; wire [3:0] d; reg [3:0] dp1, dp2, dp3, dp4; 3.7.4 同步计数器 module counter(clk,en,clr,result); input clk, en , clr; output [7:0] result; reg [7:0] result; always @( posedge clk ) begin if ( en ) if (clr || result = = 8b1111_1111) result = 8b0000_0000; else result = result+1; end endmodule 3.7.5 移位寄存器 module shift_left( clk, en, clr, data_in, data_out ); input clk,en,clr; input [7:0] data_in; output [7:0] data_out; wire [7:0] data_in; reg [7:0] data_out; always @ ( posedge clk ) if ( en ) if ( clr ) data_out[7:0] = 8b0; else data_out[7:0] = data_in 1 ; endmodule 3.7.6 有限状态机的设计 例3-7-7 自