6、时序逻辑电路讲述.ppt

例2 用D触发器设计一个8421BCD码同步十进制加计数器 8421BCD码同步十进制加计数器的状态表 0 0 0 0 1 0 0 1 9 1 0 0 1 0 0 0 1 8 0 0 0 1 1 1 1 0 7 1 1 1 0 0 1 1 0 6 0 1 1 0 1 0 1 0 5 1 0 1 0 0 0 1 0 4 0 0 1 0 1 1 0 0 3 1 1 0 0 0 1 0 0 2 0 1 0 0 1 0 0 0 1 1 0 0 0 0 0 0 0 0 Q0n+1(D0) Q1n+1(D1) Q2n+1(D2) Q3n+1(D3) Q0n Q1n Q2n Q3n 次 态 （激励信号） 现 态 计数脉冲 CP的顺序 由于Qn+1=D,所以上表兼作激励信号表 根据上表由卡诺图化简确定激励方程 画出逻辑图 例3 给定的逻辑功能原始状态图如图所示，试用D触发器设计逻辑电路 S A / Y a b d f c e g 0/0 0/0 0/0 0/0 0/0 0/0 0/0 1/0 1/0 1/0 1/1 1/1 1/1 1/1 由原始状态图列原始状态表 f/1 e/0 d f/1 a/0 g d/0 a/0 c f/1 g/0 f d/0 c/0 b f/1 a/0 e b/0 a/0 a A=1 A=0 A=1 A=0 次态/输出（Sn+1/Y） 现态（Sn） 次态/输出（Sn+1/Y） 现态（Sn） 由表发现e、g是等价的，可以合并。将状态g一行删去，并用状态 e替换表中次态/输出栏中的状态g。得到第一步化简表,如下表 f/1 e/0 f d/0 a/0 c f/1 a/0 e d/0 c/0 b f/1 e/0 d b/0 a/0 a A=1 A=0 A=1 A=0 次态/输出（Sn+1/Y） 现态（Sn） 次态/输出（Sn+1/Y） 现态（Sn） d、f 等价，可以合并，删去f得最简状态表 d/0 a/0 c d/1 a/0 e d/0 c/0 b d/1 e/0 d b/0 a/0 a A=1 A=0 A=1 A=0 次态/输出（Sn+1/Y） 现态（Sn） 次态/输出（Sn+1/Y） 现态（Sn） 化简后的状态图 S A / Y a b c d e 0/0 0/0 0/0 0/0 0/0 1/0 1/0 1/1 1/1 1/0 011/0 000/0 010 011/1 000/0 100 011/0 010/0 001 011/1 100/0 011 001/0 000/0 000 A=1 A=0 A=1 A=0 Q2n+1Q1n+1Q0n +1/Y Q2nQ1nQ0n Q2n+1Q1n+1Q0n +1/Y Q2nQ1nQ0n 编码方案：采用三位自然二进制码。 a—000, b—001, c—010, d — 011, e — 100 1 1 1 0 1 0 0 1 0 0 0 0 0 0 0 1 1 1 1 0 1 1 1 0 0 0 0 1 0 1 1 0 0 1 1 0 1 0 1 0 0 0 0 0 0 0 1 0 0 1 1 0 1 1 0 0 0 0 1 0 0 1 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 0 0 Y Q0n +1(D0) Q1n+1(D1) Q2n+1(D2) A Q0n Q1n Q2n 状态转换真值表 经卡诺图化简确定激励方程组和输出方程组 FF0 1D C1 R FF1 1D C1 R FF2 1D C1 R ?1 1 A CP RESET ?1 Q0 Q1 Y Q2 检查自启动能力：有3个无效状态101、110、111 000 001 010 011 100 0/0 0/0 0/0 0/0 0/0 1/0 1/0 1/1 1/1 1/0 101 110 111 0/0 0/0 0/0 1/1 1/1 1/1 Q2Q1Q0 A / Y 异步时序电路的分析 1、分析状态转换时必须考虑各触发器的时钟信号作用情况 2、每一次状态转换必须从输入信号所能影响触发的第一个触发器开始逐级确定 3、每一次状态转换都有一定的时间延迟，从现态Sn到次态Sn+1的转换过程中有一段“不稳定”的时间。在此期间电路的状态是不确定的 例1 例2 C C C 时钟信号方程： ≥1 ≥1 ≥1 FF0 FF1 FF2 CLK Q0 Q2 Q1 C1 C1 C1 CP0 CP1 CP2 状态方程： 状态表 根据电路状态，由时钟方程确定触发脉冲是否存在下降沿，若有认为cpn=1，若无下降沿认为cpn=0，带入状态方程求出次态 当触发器翻转时（cpn=1)，由状态方程求其次态：Q2n+1=0、 Q1n+1=0、 Q0n+1=1，便得状态表中的第一行数据。 以Q2Q1Q0=