数字电子技术卢庆林第五章课件教学.pptVIP

第五章 时序逻辑电路 第一节 时序逻辑电路的分析方法 第二节 寄存器 第三节 计数器 本章小结 本章小结 1）在时序逻辑电路中，任意时刻电路的输出信号不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说电路的输出信号还与以前的输入有关。这是时序逻辑电路功能上的特点。 2）时序逻辑电路往往包含组合电路和存储电路两部分，存储电路输出的状态必须反馈到输入端，与输人信号一起共同决定时序电路的输出。这是时序逻辑电路结构上的特点。 3）由于类型繁多，变化复杂，因此必须掌握时序逻辑电路的一般分析方法，用状态方程、状态图、状态表、时序图和卡诺图等方法来描述。 在本章介绍了寄存器、计数器、顺序脉冲发生器等常见时序逻辑电路，对其工作原理会分析，对常用的集成时序逻辑电路会充分利用。 时序图 3.集成顺序脉冲发生器 CD4017是集成顺序脉冲发生器，也是十进制计数／分频器，其内部由计数器及译码器两部分电路组成，由译码输出实现对脉冲信号的分配，整个输出时序就是Y0～Y9，在时钟作用下依次出现高电平，宽度等于时钟周期。 CD4017有3个输入端。其中一个是清零端R，当在R端上加高电平或正脉冲时，计数器中各计数单元输出为0，经译码，只有对应“0”状态的输出端Y0为高电平，其余均为低电平。另外两个输入是时钟输入端CP和CPE，如果要用上升沿来计数，则信号由CP端输入，此时CPE应置0；若要用下降沿来计数，则信号由CPE端输入，此时CP应置1。 CD4017有10个译码输出端Y0～Y9，每个输出端的状态与输入计数器的时钟脉冲的个数相对应。为了级联，电路还设有进位输出端CO，在输入脉冲个数≤5时，CO输出高电平，其余为低电平。因此，每输入10个计数时钟脉冲，就可得到一个进位正脉冲，进位输出信号可作为下一级的时钟信号。 下面介绍CD4017的应用电路。 （1）构成顺序脉冲发生器 当时钟脉冲从CP输入，CD4017输出端Y0～Y9依次循环变为高电平，如果在输出端连接发光二极管，则发光二极管依次循环点亮，产生一种流动变化的效果，可作循环彩灯控制电路。 Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 CPE CP R CD4017 （2）用CD4017构成的多级十进制分频器 将各级CD4017的R和CPE接地，CP端输入计数脉冲，低位CD4017进位输出端CO依次接到相邻高位的时钟输入端CP。计数脉冲CP每经过一级CD4017门，其频率是原来的1/10，可以用于十进制分频。 f /10 f /100 f /1000 Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 CPE CP R CD4017 CO Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 CPE CP R CD4017 CO Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 CPE CP R CD4017 CO f 　 在数控装置和数字计算机中，往往需要机器按照人们事先规定的顺序进行运算或操作，这就要求机器的控制部分不仅能正确地发出各种控制信号，而且要求这些控制信号在时间上有一定的先后顺序。通常采取的方法是，用一个顺序脉冲发生器来产生时间上有先后顺序的脉冲，以控制系统各部分协调地工作。 　 顺序脉冲发生器分计数型和移位型两类。计数型顺序脉冲发生器状态利用率高，但由于每次CP信号到来时，可能有两个或两个以上的触发器翻转，因此会产生竞争冒险，需要采取措施消除。移位型顺序脉冲发生器没有竞争冒险问题，但状态利用率低。 本节小结 回本章目录 各触发器的驱动方程： JK触发器的特征方程： 将驱动方程代入,得到各触发器的状态方程： 输出方程： 将无效状态1010～1111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。 状态图 功能描述： 由状态图可知，该电路是一个同步十进制加法计数器 状态图 ２.同步十进制减法计数器 同步十进制可逆计数器 集成同步十进制计数器 集成同步十进制加法计数器74160、74162的引脚排列图、逻辑功能示意图与74161、74163相同，不同的是，74160和74162是同步十进制加法计数器，而74161和74163是4位同步二进制（16进制）加法计数器。此外，74160和74162的区别是，74160采用的是异步清零方式，而74162采用的是同步清零方式。 74190是单时钟集成同步十进制可逆计数器，其引脚排列图和逻辑功能示意图与74191相同。 74192是双时钟集成同步十进制可逆计数器，其引脚排列图和逻辑功能示意图与74193相同。 把前面介绍的十进制加法