VHDL入门讲述.ppt

* 5.1 VHDL入门 §5.1.1 用VHDL设计多路选择器和锁存器 §5.1.2 用VHDL设计全加器 实体（ENTITY） 配置（CONFIGURAATION） 结构体 （ARCHITECTURE） 进程或其它并行结构 库、程序包 设计实体 【2-1】 ENTITY mux21a IS PORT( a, b : IN BIT ; s : IN BIT; y : OUT BIT ) ; END mux21a ; ARCHITECTURE one OF mux21a IS BEGIN y = a WHEN s = 0 ELSE b ; END one ; 5.1.1 多路选择器VHDL描述 实体 结构体 图2-1 mux21a实体 图2-2 mux21a结构体 5.1.1 2选1多路选择器的VHDL描述 定义端口 a e d y s b 【例4-2】 ENTITY mux21a IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END mux21a; ARCHITECTURE one OF mux21a IS SIGNAL d,e : BIT; BEGIN d = a AND (NOT S) ; e = b AND s ; y = d OR e ; END one ; 5.1.1 2选1多路选择器的VHDL描述 【例4-3】 . . . ARCHITECTURE one OF mux21a IS BEGIN y = (a AND (NOT s)) OR (b AND s) ; END one; 实体部分 结构体部分 结构体内部信号定义 5.1.1 2选1多路选择器的VHDL描述 【例4-4】 ENTITY mux21a IS PORT ( a, b, s: IN BIT; y : OUT BIT ); END mux21a; ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a,b,s) BEGIN IF s = 0 THEN y = a ; ELSE y = b ; END IF; END PROCESS; END one ; 进程语句 图2-3 mux21a功能时序波形 【4-1】 ENTITY mux21a IS PORT( a, b : IN BIT ; s : IN BIT; y : OUT BIT ) ; END mux21a ; ARCHITECTURE one OF mux21a IS BEGIN y = a WHEN s = 0 ELSE b ; END one ; 【4-1】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux21a IS PORT( a, b : IN STD_LOGIC ; s : IN STD_LOGIC; y : OUT STD_LOGIC ) ; END mux21a ; ARCHITECTURE one OF mux21a IS BEGIN y = a WHEN s = 0 ELSE b ; END one ; 标准逻辑位数据类型STD_LOGIC BIT数据类型定义： TYPE BIT IS(0,1); STD_LOGIC数据类型定义： TYPE STD_LOGIC IS (U,X,0,1,Z,W,L,H,-); STD_LOGIC所定义的9种数据的含义是： ‘U’表示未初始化的； ‘X’表示强未知的； ‘0’表示强逻辑0； ‘1’表示强逻辑1； ‘Z’表示高阻态； ‘W’ 表示弱未知的； ‘L’表示弱逻辑0； ‘H’表示弱逻辑1； ‘-’表示忽略。 库（LIBRARY） 库是经编译后的数据的集合，它存放包集合定义、实体定义、结构定义和配置定义。 USE语句有以下两种常用的格式： USE 库名.程序包