西电verilog第九章教材.ppt

例9.4-2： Verilog HDL串行语句块中并行化描述语句。 （1）代码1。 module paralle1(clk,in1,in2,in3,in4,out); input clk,in1,in2,in3,in4; output out; reg d1,d2,out; always @(posedgeclk) begin d1=in1in2; d2=in3d1; out=in4|d2; end endmodule （2）代码2。 module paralle1(clk,in1,in2,in3,in4,out); input clk,in1,in2,in3,in4; output out; reg d1,d2,out; always @(posedgeclk) begin out=in4|d2; d2=in3d1; d1=in1in2; end endmodule 9.5 非阻塞赋值语句和流水线设计 （a）无流水线 （b）穿插一级流水线 图9.5-1 流水线穿插示意图 （a）时序 （b）时序 图9.5-2 流水线时序示意图 例9.5-1：乘加器电路。 （1）无流水线。 module muti_add(c