数字系统设计与EDA技术第2版教学课件ppt作者于润伟数字系统设计与EDA技术第2版）6课件.pptVIP

ARCHITECTURE a OF DREG IS BEGIN Process(CLK,RESERT) BEGIN IF CLKEVENT AND CLK=1 THEN IF RESERT=1 THEN DOUT=(OTHERS=0); --相当于DOUT=00000 ELSE IF M(1)=0 THEN IF M(0)=0 THEN NULL; -- NULL为空操作，保持 ELSE DOUT=DSR DOUT(4 DOWNTO 1); --数据右移 END IF; ELSIF M(0)=0 THEN DOUT=DOUT(3 DOWNTO 0) DSL; --数据左移 ELSE DOUT=PRED; --预置数 END IF; END IF; END IF; END PROCESS; END a; 6.5 实训 6.5.1 边沿JK触发器的设计 1．实训目标 （1）熟悉VHDL程序结构。 （2）练习程序的编译与错误修改。 （3）练习信号、变量和元件例化语句的应用。 （4）能够利用波形图分析VHDL程序。 2．基本JK触发器的设计 （1）分析设计题目。基本JK触发器只具有置0、置1、计数和保持四种基本功能，触发方式有时钟脉冲上升沿触发和下降沿触发两种，有较强的抗干扰能力。 上升沿有效的边沿JK触发器状态表 clk（时钟） J k Qn+1 说明 0 × × Qn 不是边沿，输出保持原状态 1 × × Qn ↑ 0 0 Qn 有效边沿，输出保持原状态不变 ↑ 0 1 0 有效边沿，输出状态和j相同（置0） ↑ 1 0 1 有效边沿，输出状态和j相同（置1） ↑ 1 1 有效边沿，输出状态翻转（计数） （2）实体的确定 实体是设计外部电路的端口。根据表3-4分析，应该有clk、j、k三个输入端，一个q输出端，数据类型都可以使用标准逻辑位类型（STD_LOGIC）。实体的名称取JK1。实体程序如下： ENTITY JK1 IS PORT ( clk ,j , k : IN STD_LOGIC; q : OUT STD_LOGIC); END JK1 ; （3）结构体的确定 结构体描述设计实体内部结构和实体端口之间的逻辑关系，是实体的一个组成单元。 为了描述表3-4所示的逻辑关系，要使用选择控制语句（IF语句），还需要一个进程语句来执行clk、j、k的变化。 由于输出方向定义为OUT的信号q不能出现在赋值语句的右侧，无法描述触发器的计数状态，需要设置一个临时信号，信号的声明需要放在结构体中。 ARCHITECTURE a OF JK1 IS --结构体的名称是a SIGNAL tmp :STD_LOGIC; --临时信号tmp的声明 BEGIN PROCESS(clk,j,k) --敏感信号clk、j、k BEGIN IF clkEVENT AND clk=1 THEN --判断时钟上升沿 IF j=0 AND k=0 THEN tmp=tmp; --保持 ELSIF j=0 AND k=1 THEN tmp =0; ELSIF j=1 AND k=0 THEN tmp =1; ELSE tmp =NOT tmp; --计数 END IF; END IF; q= tmp; END PROCESS; END a; （4）库和程序包的确定 由于实体中定义的信号类型不是VHDL默认类型，需要调用IEEE库中的STD_LOGIC_1164程序包，而且要放在实体的前面。程序如下： LIBRARY IEEE; --调用IEEE库 USE IEEE.STD_LOGIC_1164.ALL; --打开程序包 3．异步复位、同步置位JK触发器的设计 （1）分析设计题目。 异步复位是只要复位端有效，