第3章Verilog1课件.pptVIP

小结 ●Verilog HDL程序是由模块构成的 ● 模块是可以进行层次嵌套的 ●上层模块可以通过模块调用构成更大的逻辑系统 ●Verilog 模块分为逻辑综合模块和逻辑模拟模块 ●每个模块由模块声明、端口定义、数据类型说明、逻辑功 能定义四部分构成 ●Verilog HDL程序的书写格式自由，一行可写多个语句，一 个语句也可分写多行。 ●除endmodule外，每个语句和数据定义的最后必须有分号 ●可用/*…*/和//…进行多行、单行注释，增强程序的可读性 二. Verilog HDL中的数字（数值）常量 Verilog HDL 有下列四种基本的逻辑状态: 0: 低电平、 逻辑0或“假” 1: 高电平、逻辑1或“真” x或X: 不确定或未知的逻辑状态 z或Z: 高阻状态 Verilog HDL中的常量是有这四类基本值组成的。 ± size ′ base_format number 位宽：对应二进制数的宽度，省缺为32位。 当指定进制格式时，不能省略 数值采用的进制格式 b或B：二进制 d或D或缺省：十进制 h或H：十六进制 o或O：八进制 基于进制的数字序列 Verilog HDL可综合模块中常用的整数型常量的书写格式： 正、负号 例： 659 //简单的十进制表