第二章FPGA／CPLD结构与应用课件.pptVIP

CPLD isp --IN-SYSTEM-PROGRAMMERBALE LATTICE 的isp下载方式 ISP功能提高设计和应用的灵活性 减少对器件的触摸和损伤 不计较器件的封装形式 允许一般的存储 样机制造方便 支持生产和测试流程中的修改 允许现场硬件升级 迅速方便地提升功能 未编程前先焊接安装 系统内编程--ISP 在系统现场重编程修改 此接口既可作编 程下载口，也可作 JTAG接口 ALTERA 的 ByteBlaster（MV）下载接口 FPGA的配置方案 FPGA的3种常用的 标准下载配置模式 1、Passive Serial Mode 3、JTAG Mode 2、Active Serial Mode FPGA配置 JTAG配置端口 FPGA PS配置端口 PC机 配置适配电路 配置器件 或配置电路 AS配置端口 专用FLASH 配置器件 2.7.1 CPLD的JTAG方式编程 图1-47 CPLD编程下载连接图 TCK、TDO、TMS、TDI为CPLD的JTAG口 对CPLD编程 图2-48 多CPLD芯片ISP编程连接方式 2.7.1 CPLD的ISP方式编程 2.7.2 使用PC并行口配置FPGA 图2-49 FLEX10K PS模式配置时序 图2-50 多FPGA芯片配置电路 FLEX、ACEX、APEX等系列 FPGA器件配置连线图 注意： 1、不要忘了将多片配 置 控制信号nCE 引 脚接地！ 2、作为PS配置模式， 不要忘了将配置模式 控制信号脚MSEL1和 MSEL0都接地！ FLEX、ACEX、APEX系列FPGA 配置电路 FPGA Passive Serial Configuration 被动串行配置模式 10针标准 配置/下载接口 通过配置电路后 与PC机的并行 接口相接 对FPGA配置 方案1:PS端口直接配置 2.4.2 FLEX10K系列器件 图2-34 FLEX 10K内部结构 . . . IOC IOC IOC IOC . . . . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC 逻辑单元 . . . IOC IOC . . . IOC IOC IOC IOC . . . 快速通道互连 逻辑阵列块 (LAB) IOC IOC . . . 连续布线和分段布线的比较 连续布线 = 每次设计重复的可预测性和高性能 连续布线 ( Altera 基于查找表（LUT）的 FPGA ) LAB LE . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC FLEX 10K系列FPGA结构图 . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC . . . IOC IOC EAB EAB 嵌入式 阵列块 (1) 逻辑单元LE 图2-35 LE(LC)结构图 数据1 Lab 控制 3 LE 输出 进位链 级联链 查找表 (LUT) 清零和 预置逻辑 时钟选择 进位输入 级联输入 进位输出 级联输出 Lab 控制 1 CLRN D Q 数据2 数据3 数据4 Lab 控制 2 Lab 控制 4 (1) 逻辑单元LE 图2-36 进位链连通LAB中的所有LE 快速加法器, 比较器和计数器 DFF 进位输入 (来自上一个逻辑单元) S1 LE1 查找表 LUT 进位链 DFF S2 LE2 A1 B1 A2 B2 进位输出 (到 LAB中的下一个逻辑单元) 进位链 查找表 LUT (1) 逻辑单元LE 图2-37 两种不同的级联方式 “与”级联链 “或”级联链 LUT LUT IN [3..0] IN [4..7] LUT IN [(4n-1)..4(n-1)] LUT LUT IN [3..0] IN [4..7] LUT IN [(4n-1)..4(n-1)] LE1 LE2 LEn LE1 LE2 LEn 0.6 ns 2.4 ns 16位地址译码速度可达 2.4 + 0.6x3=4.2 ns (2) 逻辑阵列LAB是由一系列的相邻LE构成的 图2-38-FLEX10K LAB的结构图 (3) 快速通道(FastTrack) (4) I/O单元与专用输入端口 图2-39 IO单元结构图 EAB的大小灵活可变 通过组合EAB 可以构成更大的模块 不需要额外的逻辑单元，