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NRS4000微处理器的可测试性设计 张盛兵* 高德远** 摘要： 现代先进微处理器有非常高的集成度和复杂度，又有寄存器堆、Cache等嵌入式部件，而且芯片管脚数相对较少，必须要有一定的自测试设计和其它的可测试性设计来简化测试代码，提高故障覆盖率。本文简要讨论NRS4000微处理器芯片的以边界扫描测试为主体，以自测试为补充的可测试性设计框架。着重介绍芯片的边界扫描设计和芯片中译码控制器PLA和微程序ＲＯＭ以及采用内嵌RAM结构的指令Cache和寄存器堆的内建自测试设计。仿真结果表明，这些可测试性设计大大缩短了测试代码的长度。 关键词： 微处理器测试 边界扫描 可测试性设计 PLA RAM Cache 内建自测试 中图分类号：TP3 1、 概述 现代先进微处理器在一块芯片上集成了几百万到上千万晶体管，完成一个复杂的计算机系统的功能，这大大增加了测试的复杂度，传统的功能测试方法已远远不够。特别是，微处理器有寄存器堆、Cache等嵌入式功能部件，而且芯片管脚数又相对较少，必须要有一定的自测试设计和其他的可测试性设计来简化测试代码，提高故障覆盖率。 芯片封装技术的提高，也使传统的针床测试方法变得不现实。为解决已有测试方法存在的物理探头不可达等问题，联合测试小组(JTAG-Joint Test Action Group)提出了标准的边界扫描体系结构，并在后来成为IEEE的1149.1标准，它的最后目标是应用到芯片、印刷板与系统上的一整套完善的标准化技术。自IEEE 1149.1标准公布以来, 短短几年边界扫描技术已被广泛接受和重视，如Intel公司的超标量RISC微处理器i860芯片、TI公司的DSP微处理器TMS320等都实现了IEEE 1149.1标准所规定的测试逻辑电路。 西北工业大学航空微电子中心设计研制的32位RISC微处理器芯片（简称NRS4000—NPU RISC System 4000）是与Intel 80960KA[1]芯片在指令系统级兼容的32位嵌入式RISC微处理器。本文将简要介绍NRS4000芯片的可测试性设计，包括芯片的边界扫描设计，用于命令译码、执行控制的三个译码控制器PLA的自测试设计，一个微程序ＲＯＭ的自测试设计以及采用内嵌RAM结构的指令Cache和寄存器堆的自测试设计。 2、NRS4000的体系结构 图1给出了NRS4000微处理器的逻辑结构框图，它含有五大模块，各模块之间由三条总线相连接：数据总线DBUS(32位)，双相总线BIBUS(32位)和微指令总线microbus(30位)。 取指令单元IFU -- Instruction Fetch Unit 取指令单元主要完成取指令、预取指令和有效地址计算三个功能。它含一个采用直接映射方式的512字节的指令cache；还有6个指令指针IP，以保存流水线的各种状态，完成中断返回和故障恢复。 指令译码器ID -- Instruction Decoder 指令译码器是CPU的关键控制部件，它从取指令单元接收指令并进行译码，然后发射微指令或微指令流，对于复杂指令则产生一个微程序ROM的入口矢量，由微程序排序器产生微指令序列。此外，ID还可以直接执行转移指令。 整数执行单元IEU -- Integer Execution Unit 整数执行单元是执行指令的主要资源。它由寄存器堆及局部寄存器分配逻辑、ALU及算术/条件标志形成逻辑、桶式移位器及符号扩展逻辑等组成。 微指令排序器MIS -- MicroInstruction Sequencer 微指令排序器包括微指令ROM，微地址逻辑，微指令格式控制，寄存器记分牌，中断控制逻辑等。它完成复杂指令的译码，并实现系统初始化、过程调用和返回、中断处理、故障处理等复杂的功能。 总线控制逻辑BCL -- Bus Control Logic 总线控制逻辑为内部芯片逻辑和微处理器外部总线之间提供一个接口，并且完成load指令、store指令和取指令操作的执行。 在NRS4000中，除了上述五个功能模块外，还有一个测试控制模块，它负责整个芯片可测试性设计的控制，如边界扫描测试控制逻辑、自测试控制、边界扫描对自测试逻辑的控制等。 边界扫描设计 边界扫描结构的标准协议是1988年IEEE和JTAG合作制定的，它指的是在IC的输入输出引脚处放上边界扫描单元，并把这些边界扫描单元依次连成扫描链，而后运用扫描测试原理来控制和观察元件边界的信号。 IEEE1149.1体系结构由三部分组成：TAP(Test Access Port)及TAP控制器，测试数据寄存器和测试指令逻辑。NRS4000芯片的边界扫描体系结构如图2所示。 标准中定义了7条公用(public)命令，我们支持其中的下列6条： (1