第四章FPGA组件设计(ISE开发进阶)概论.ppt

原语的使用 组件示例：分布式双端口RAM 原语的使用 组件示例：Virtex-4芯片异步FIFO 原语的使用 Virtex-II的块状RAM 原语的使用 组件示例：Virtex-II芯片双端口块状RAM 原语的使用 Thank you ！ FPGA的配置 启动iMPACT 选择边界扫描 也可以取消 然后点击 进行自动检测 FPGA的配置 下载配置 右键Program，选中生成的.bit文件 下载成功后，提示“Success” FPGA的配置 采用PROM配置FPGA 生成的.bit文件需要转换成.mcs文件 下载到PROM中，PROM自动配置FPGA FPGA的配置 选择所使用PROM芯片 FPGA的配置 选择.bit文件转换 注意：此时要用CCLK时钟生成.bit FPGA的配置 JTAG菊花链 FPGA的配置 多片PROM配置 FPGA的配置 System ACE配置 可参考PROM配置 FPGA的配置 FPGA配置失败的常见问题 JTAG链扫描失败：检查JTAG电路接口连接情况； 无法通过并口设置：并口电缆、并口模式； 无法正常配置：信号干扰，增加滤波电路，阻抗匹配； DONE引脚不变高：合适的上拉电阻； DONE引脚变高后无法正常工作：启动顺序； 模式错误：引脚M0、M1、M2的配置模式； 随机性失败：器件没有复位。 ChipScope的使用 ChipScope 在线软件逻辑分析仪 Core Generator Core Insert（可替代Core Generator） Analyzer 触发、捕获、分析 ChipScope的使用 .edn文件选择、芯片类型选择 Core Insert ChipScope的使用 综合网表发生改变 Core Insert ChipScope的使用 设置 Trigger Width、Match Unit、Counter Width 设置 Match Type Core Insert ChipScope的使用 Core Insert 数据深度（采样Sample个数） 采样时钟沿方式 ChipScope的使用 修改采样信号：数量由之前的Trigger Width决定 Core Insert ChipScope的使用 ChipScope的使用 Core Insert 选择采样时钟 尽可能用主时钟或DCM输出的2X时钟 选择采样信号 可成组添加 尽量添加寄存器输出 不能添加PAD外侧信号 信号名称可能发生改变 ChipScope的使用 Core Insert 核的保存 满足宽度要求，不可有空； 保存为.cdc文件，以供下次调试使用。 核的使用 插入核后需要Rerun Translate。 （注意：只能Translate这一步，不能Rerun ALL，否则将会重新综合，导致核无法添加成功） 继续执行后续的Implementation操作并进行FPGA的配置。 ChipScope的使用 Analyzer 可以替代iMPACT的芯片配置功能； 通过下载电缆的检查，扫描JTAG链，找到板上所有的芯片； 配置下载.bit文件（稳定性好于iMPACT，速度稍慢）； 当使用Core Insert时，下载成功后显示分析界面；否则只显示现在成功信息。 ChipScope的使用 Analyzer的使用 设置触发条件 单个信号（跳变、计数等） 多个新号（组合） 信号捕获 对于第一次出现的触发条件，需要复位状态下启动捕获。 信号编辑 默认情况下只有信号编号，需要核对Core Insert进行信号的编辑，向量信号可以直接分组编辑。 信号观测 只显示所设定的捕获宽度。 ChipScope的使用 Analyzer的使用 信号保存 Project保存，可以保存所有编辑过的信号和触发条件。 Core Insert信号如果重新编辑过，信号保存无效。 信号分析 类似于ModelSim的信号分析，实时记录片内信号的波形。 原语的使用 原语（Primitive） 针对器件特征开发的常用模块名称； 可靠做Xilinx为用户提供的“库函数”； 可以在代码中直接例化使用。 注意：（1）原语的使用要注意具体芯片； （2）通常采用参数化设计； （3）语言模板（Language Templates）中提供使用说明。 原语的使用 原语（Primitive） ISE菜单Edit-Language Templates 原语的使用 原语（Primitive） 用户约束文件 时钟管理单元约束 初始化约束 引脚约束 布局布线约束 时序约束 使用UCF语句 图形界面 原语的使用 语言模板： Verilog 基本构件：基本的语言要素 注释 条件编译 操作符 函数和任务 原语的使用 语言模板：