第3单元VHDL入门.pptVIP

EDA技术与VHDL 第3章 VHDL 入门 3.1 简单组合电路的VHDL描述 3.1 简单组合电路的VHDL描述 3.1 简单组合电路的VHDL描述 3.1 简单组合电路的VHDL描述 3.1 简单组合电路的VHDL描述 3.1 简单组合电路的VHDL描述 3.1 简单组合电路的VHDL描述 3.1 简单组合电路的VHDL描述 3.1 简单组合电路的VHDL描述 3.1 简单组合电路的VHDL描述 3.1 简单组合电路的VHDL描述 3.2 简单时序电路的VHDL描述 3.2 简单时序电路的VHDL描述 3.2 简单时序电路的VHDL描述 3.2 简单时序电路的VHDL描述 3.2 简单时序电路的VHDL描述 3.2 简单时序电路的VHDL描述 3.2 简单时序电路的VHDL描述 3.2 简单时序电路的VHDL描述 3.2 简单时序电路的VHDL描述 3.2 简单时序电路的VHDL描述 3.2 简单时序电路的VHDL描述 3.2 简单时序电路的VHDL描述 3.2 简单时序电路的VHDL描述 3.2 简单时序电路的VHDL描述 3.3 含有层次结构的VHDL描述 3.3 含有层次结构的VHDL描述 3.3 含有层次结构的VHDL描述 3.3 含有层次结构的VHDL描述 3.3 含有层次结构的VHDL描述 3.3 含有层次结构的VHDL描述 3.3 含有层次结构的VHDL描述 3.3 含有层次结构的VHDL描述 3.3 含有层次结构的VHDL描述 3.3 含有层次结构的VHDL描述 3.4 计数器设计 3.4 计数器设计 3.4 计数器设计 3.4 计数器设计 3.4 计数器设计 3.4 计数器设计 3.5 一般加法计数器设计 3.5 一般加法计数器设计 3.5 一般加法计数器设计 3.5 一般加法计数器设计 3.5 一般加法计数器设计 3.5 一般加法计数器设计 3.6 VHDL语句结构与语法小节 3.6 VHDL语句结构与语法小节 习 题 习 题 习 题 习 题 习 题 习 题 习 题 3.3.1 半加器描述和CASE语句 【例3-18】 LIBRARY IEEE ; --或门逻辑描述 USE IEEE.STD_LOGIC_1164.ALL; ENTITY or2a IS PORT (a, b :IN STD_LOGIC; c : OUT STD_LOGIC ); END ENTITY or2a； ARCHITECTURE one OF or2a IS BEGIN c = a OR b ; END ARCHITECTURE one ; 3.3.1 半加器描述和CASE语句 【例3-19】 LIBRARY IEEE; --1位二进制全加器顶层设计描述 USE IEEE.STD_LOGIC_1164.ALL; ENTITY f_adder IS PORT (ain，bin，cin : IN STD_LOGIC; cout，sum : OUT STD_LOGIC ); END ENTITY f_adder; ARCHITECTURE fd1 OF f_adder IS COMPONENT h_adder --调用半加器声明语句 PORT ( a，b : IN STD_LOGIC; co，so : OUT STD_LOGIC); END COMPONENT ； COMPONENT or2a PORT (a，b : IN STD_LOGIC; c : OUT STD_LOGIC); END COMPONENT； SIGNAL d，e，f : STD_LOGIC; --定义3个信号作为内部的连接线。 BEGIN u1 : h_adder PORT MAP(a=ain，b=bin，co=d，so=e); --例化语句 u2 : h_adder PORT MAP(a=e， b=cin， co=f，so=sum); u3 : or2a PORT MAP(a=d， b=f， c=cout); END ARCHITECTURE fd1; 3.3.2 半加器描述