第3单元VHDL基础60953.pptVIP

下载本文档

1
0
约2.38万字
约 95页
2017-03-14 发布于江苏
举报
版权申诉

第3单元VHDL基础60953.ppt

1、本文档共95页，可阅读全部内容。
2、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。
3、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击这里二次下载。
4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
5、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
6、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
7、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
8、VIP文档为合作方或网友上传，每下载1次，网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档

第3单元VHDL基础60953

EDA技术与VHDL 第3章 VHDL 基础 3.1 VHDL 基本语法 3.1 VHDL 基本语法 3.1 VHDL 基本语法 3.1 VHDL 基本语法 3.1 VHDL 基本语法 3.1 VHDL 基本语法 3.1 VHDL 基本语法 3.1 VHDL 基本语法 3.1 VHDL 基本语法 3.1 VHDL 基本语法 3.1 VHDL 基本语法 3.2 时序电路描述 3.2 时序电路描述 3.2 时序电路描述 3.2 时序电路描述 3.2 时序电路描述 3.2 时序电路描述 3.2 时序电路描述 3.2 时序电路描述 3.2 时序电路描述 3.2 时序电路描述 3.2 时序电路描述 3.2 时序电路描述 3.3 全加器的VHDL描述 3.3 全加器的VHDL描述 3.3 全加器的VHDL描述 3.3 全加器的VHDL描述 3.3 全加器的VHDL描述 3.3 全加器的VHDL描述 3.3 全加器的VHDL描述 3.3 全加器的VHDL描述 3.3 全加器的VHDL描述 3.3 全加器的VHDL描述 3.4 计数器设计 3.4 计数器设计 3.4 计数器设计 3.4 计数器设计 3.5 一般计数器的VHDL设计方法 3.5 一般计数器的VHDL设计方法 3.5 一般计数器的VHDL设计方法 3.5 一般计数器的VHDL设计方法 3.5 一般计数器的VHDL设计方法 3.5 一般计数器的VHDL设计方法 3.6 数据对象 3.6 数据对象 3.6 数据对象 3.6 数据对象 3.6 数据对象 3.6 数据对象 3.6 数据对象 3.6 数据对象 3.6 数据对象 3.6 数据对象 3.6 数据对象 3.6 数据对象 3.6 数据对象 3.7 IF语句概述 3.7 IF语句概述 3.8 进程语句归纳 3.8 进程语句归纳 3.8 进程语句归纳 3.8 进程语句归纳 3.8 进程语句归纳 3.9 并行赋值语句概述 3.10 双向和三态电路信号赋值 3.10 双向和三态电路信号赋值 3.10 双向和三态电路信号赋值 3.10 双向和三态电路信号赋值 3.10 双向和三态电路信号赋值 3.10 双向和三态电路信号赋值 3.10 双向和三态电路信号赋值 3.10 双向和三态电路信号赋值 3.10 双向和三态电路信号赋值 3.10 双向和三态电路信号赋值 3.10 双向和三态电路信号赋值 3.11 仿真延时 3.11 仿真延时 3.11 仿真延时习题习题习题习题习题习题习题习题 3.6.4 进程中的信号赋值与变量赋值图3-20 例3-30中带进位循环左移仿真波形（MD=001） IF 条件句 Then 顺序语句 END IF ; 1 IF 条件句 Then 顺序语句 ELSIF 条件句 Then 顺序语句 ... ELSE 顺序语句 END IF 4 IF 条件句 Then 顺序语句 ELSE 顺序语句 END IF ; 2 IF 条件句 Then IF 条件句 Then ... END IF END IF 3 【例3-31】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY control_stmts IS PORT (a, b, c: IN BOOLEAN; output: OUT BOOLEAN); END control_stmts; ARCHITECTURE example OF control_stmts IS BEGIN PROCESS (a, b, c) VARIABLE n: BOOLEAN; BEGIN IF a THEN n := b; ELSE n := c; END IF; output = n; END PROCESS; END example; 【例3-32】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY coder IS PORT ( d