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EDA 技术实用教程 第 5 章 QuartusII 应用向导 5.1 基本设计流程 5.1 基本设计流程 5.1 基本设计流程 5.1 基本设计流程 5.1 基本设计流程 5.1 基本设计流程 5.1 基本设计流程 5.1 基本设计流程 5.1 基本设计流程 5.1 基本设计流程 5.1 基本设计流程 5.1 基本设计流程 5.1 基本设计流程 5.1 基本设计流程 5.1 基本设计流程 5.1 基本设计流程 5.1 基本设计流程 5.1 基本设计流程 5.3 编程下载——USB Blaster编程配置 5.3 编程下载——配置文件下载步骤 5.3 编程下载——配置文件下载步骤 5.3 编程下载——配置文件下载步骤 5.3 编程下载——配置文件下载步骤 5.3 编程下载——AS模式编程配置 5.3 编程下载 5.3 引脚设置和下载 5.4 原理图输入设计方法 5.3 原理图输入设计方法 5.3 原理图输入设计方法 5.3 原理图输入设计方法 5.3 原理图输入设计方法 5.3 原理图输入设计方法 5.3 原理图输入设计方法 5.3 原理图输入设计方法 5.3 原理图输入设计方法 5.3 原理图输入设计方法 5.3 原理图输入设计方法 5.3 原理图输入设计方法 5.3 原理图输入设计方法 6. 原理图输入设计方法 6. 原理图输入设计方法 6. 原理图输入设计方法 6. 原理图输入设计方法 6. 原理图输入设计方法 6. 原理图输入设计方法 6. 原理图输入设计方法 6. 原理图输入设计方法 6. 原理图输入设计方法 6. 原理图输入设计方法 6. 原理图输入设计方法 6. 原理图输入设计方法 6. 原理图输入设计方法 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 6.2.2 频率计主结构电路设计 图5-50 两位十进制频率计顶层设计原理图文件 图5-51 两位十进制频率计测频仿真波形 6.2.3 时序控制电路设计 图5-52 测频时序控制电路 图5-53 测频时序控制电路工作波形 6.2.4 顶层电路设计 图5-54 频率计顶层电路原理图 图5-55 频率计工作时序波形 5-1. 组合电路的设计 (1) 实验目的：熟悉QuartusⅡ的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。 (2) 实验内容1：首先利用QuartusⅡ完成2选1多路选择器（例4-3）的文本编辑输入(mux21a.vhd)和仿真测试等步骤，给出图4-3所示的仿真波形。最后在实验系统上进行硬件测试，验证本项设计的功能。 (3) 实验内容2：将此多路选择器看成是一个元件mux21a，利用元件例化语句描述图4-18，并将此文件放在同一目录中。以下是部分参考程序： ... COMPONENT MUX21A PORT ( a，b，s : IN STD_LOGIC; y : OUT STD_LOGIC); END COMPONENT ； ... u1 : MUX21A PORT MAP(a=a2，b=a3，s=s0，y=tmp); u2 : MUX21A PORT MAP(a=a1，b=tmp，s=s1，y=outy); END ARCHITECTURE BHV ; 按照本章给出的步骤对上例分别进行编译、综合、仿真。并对其仿真波形作出分析说明。 (4) 实验内容3：引脚锁定以及硬件下载测试。建议选实验电路模式5（附录图8），用键1(PIO0)控制s0；用键2(PIO1)控制s1；a3、a2和a1分别接clock5、clock0和clock2；输出信号outy仍接扬声器spker。通过短路帽选择clock0接256Hz信号，clock5接1024Hz，clock2接8Hz信号。最后进行编译、下载和硬件测试实验（通过选择键1、键2，控制s0、s1，可使扬声器输出不同音调）。 (5) 实验报告：根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件测试和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。 (6) 附加内容：根据本实验以上提出的各项实验内容和实验要求，设计1位全加器。 首先用QuartusⅡ完成4.3节给出的全加器的设计，包括仿真和硬件测试。实验要求分别仿真测试底层硬件或门和半加器，最后完成顶层文件全加器的设计和测试，