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一种具有饱和处理功能的24位并行乘加单元优化设计.pdf
_种具有饱和处理功能的24位并行乘加
单元优化设计
张萌贾俊波 郑维山
(东南大学国家专用集成电路工程中心江苏南京四牌楼2号210096)
摘要：在片上系统(SoC)和数字通讯等集成电路中高速乘加单元(MAC)被频繁而广泛地使
X
用。本文完成了一种24bit24bit+48bit带饱和处理的乘加单元设计，在乘法器的设
计中，采用改进的Booth算法(MBA)减少了部分积的数目以适应高速运算，并用由
tree来将产生的部分积相加。在设计中，将被加数作为乘
compressor组成的Wallace
法器的一个部分积参与到Wallacetree阵列中来完成乘加运算，大大提高了MAC的性能，
um 1．8V标准
同时通过增加饱和检测和处理电路实现了饱和处理功能。我们利用O．18
limx132．5u
CMOS工艺通过全定制方式实现了面积为679．2 m的带饱和处理的MAC单
元，它与软件设计系统综合出的传统的MAC单元相比，性能上有很大的改善。仿真结果
表明：在节约43．5％的面积的情况下速度也有一定的提高。
关键字：乘法器： Booth编码；Wallace树；饱和处理；饱和检测
ofa24一bit
OptimizationDesign
i
Paral1elMACUnitwithSaturaton
Weishan
Meng，JiaJunbo，Zheng
Zhang
National ResearchCenterforASIC
Engineering System，
Southeast code210096
University，No．2Sipailou，Nanjing，Zip
iS usedin
Abstract：High—speedmultiply—accumulate(MAC)frequently
on communicationcircuits．This
systemchip(SoC)anddigital integrated paper
anefficientmethodfora24bitx24bit+48bit
presents design parallelsaturating
the theModifiedBooth in
(MAC)unit．In design，weapplied encoding
multiplier
thenumberofthe iSusedfor
reducing partialproduct，whichhigh—speedoperations．
Wealso Wallacetreetoaddthe iS of
applied partial—product
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