基于数字电子的数字时钟设计,有闹钟功能总汇.docVIP

课 程 设 计 1.1设计目的 1 1.2设计内容和要求 1 1.3创新部分 1 第二章 系统总体设计方案 1 2.1 数字时钟的组成 1 2.2原理分析 1 2.3基本逻辑功能框图 2 第三章 器件选择 2 3.1 555集成定时器 2 3.2 74LS160 4 3.3 LED显示屏 6 3.4 4位十进制同步可逆计数器74LS90 6 3.5 4位数值比较器74LS85 8 第四章 数字时钟的电路设计 10 4.1 时钟振荡电路 10 4.1.1 555多谐振荡器产生1KHz 10 4.1.2 时钟信号发生电路 10 4.1.3 时钟振荡电路的Multisim仿真 11 4.2 分频器电路 12 4.3秒脉冲发生器电路 14 4.4 分脉冲发生器电路 14 4.5 时脉冲发生器电路 15 4.6 校时电路 16 4.7 整点报时电路 17 4.8闹钟功能电路 18 4.9 数字时钟总仿真电路图 20 第五章 心得体会 21 5.1 关于数字时钟的心得体会 21 5.2 关于收音机的焊接与调试心得体会 22 第六章 参考文献 23 第一章 设计内容及要求 1.1设计目的 使学生对电子的一些相关知识有感性认识，加深电类有关课程的理论知识；；掌握电子元件的焊接、电气元件的安装、连线等基本技能，培养学生阅读电气原理图和电子线路图的能力。并在生产实践中，激发学生动手、动脑、勇于创新的积极性，培养学生严谨、认真、踏实、勤奋的学习精神和工作作风，为后续专业课程的学习打下坚实的基础。 1.2设计内容和要求 (1)稳定的显示时、分、秒。（要求24小时为一个计时周期） (2)当电路发生走时误差时，要求电路有校时功能。 (3）电路有整点报时功能。报时声响为四低一高，最后一响高音正好为整点。 1.3创新部分 （1）闹钟功能 第二章 系统总体设计方案 2.1 数字时钟的组成 数字电子钟的电路由秒脉冲发生器、分秒计数器、74LS90（二—五—十进制加法计数器）、74LS85（比较器）、时间译码及控制门，555定时器，七段数码管等构成。 2.2原理分析 它由多谐振荡器、分频器、计数器、译码器、显示器、报时电路、校时电路和闹钟电路组成。多谐振荡器产生的信号经过分频器作为秒脉冲，秒脉冲送入计数器计数，计数结果通过“时”、“分”、“秒”译码器显示时间。分频器能将多谐振荡器产生的1kHZ的脉冲分为500HZ和1HZ。 2.3基本逻辑功能框图 图1 数字时钟基本逻辑功能框图 第三章 器件选择 3.1 555集成定时器 555集成定时器由五个部分组成： 1、基本RS触发器：由两个“与非”门组成 2、比较器：C1、C2是两个电压比较器 3、分压器：阻值均为5千欧的电阻串联起来构成分压器，为比较器C1和C2提供参考电压。 4、晶体管开卷和输出缓冲器：晶体管VT构成开关，其状态受端控制。输出缓冲器就是接在输出端的反相器G3，其作用是提高定时器的带负载能力和隔离负载对定时器的影响。 555芯片内部结构图如下： 图2 555芯片内部结构图 其逻辑功能表如下： 表1 555定时器功能表 阈值输入（UI1） 触发输入（UI2) 复位（RD) 输出（U0) 放电管VT × × 0 0 导通 2/3VCC 1/3VCC 1 1 截止 2/3VCC 1/3VCC 1 0 导通 2/3VCC 1/3VCC 1 不变 不变 其引脚图如下： 图3 555定时器引脚图 逻辑符号如下： 图4 555逻辑符号图 3.2 74LS160 74LS160为十进制同步加法计数器 逻辑功能描述如下： 由逻辑图与功能表知，在CT74LS160中LD为预置数控制端，D0-D3为数据输入端，C为进位输出端，Rd为异步置零端，Q0-Q3位数据输出端，EP和ET为工作状态控制端。 当Rd=0时所有触发器将同时被置零，而且置零操作不受其他输入端状态的影响。当Rd=1、LD=0时，电路工作在预置数状态。这时门G16-G19的输出始终是1，所以FF0-FF1输入端J、K的状态由D0-D3的状态决定。当RC=LD=1而EP=0、ET=1时，由于这时门G16-G19的输出均为0，亦即FF0-FF3均处在J=K=0的状态，所以CP信号到达时它们保持原来的状态不变。同时C的状态也得到保持。如果ET=0、则EP不论为何状态，计数器的状态也保持不变，但这时进位输出C等于0。当RC=LD=EP=ET=1时，电路工作在计数状态。从电路的0000状态开始连续输入10个计数脉冲时，电路将从1001的状态返回0000的状态，C端从高电平跳变至低电平。利用C端输出的高电平或下降沿作为进位输出信号。 逻辑功能表如下： 表2 74LS160逻辑功能表 CP