第5章触发器1解说.ppt

特性表 特性表 特性表 特性表 特性表 特性表 特性表 特性表 主从SR触发器动作特点总结： 例: 图中的CMOS边沿触发器中，D和CLK的电压波形如图，求Q端的电压波形。设初态Q=0。 例: 图中的CMOS边沿触发器中，D和CLK的电压波形如图，求Q端的电压波形。设初态Q=0。 5.6 触发器的逻辑功能及其描述方法 按照触发器逻辑功能的不同特点，通常将时钟控制的触发器分为SR触发器、JK触发器、T触发器和D触发器等几种类型。 一、 SR触发器 定义：凡在时钟信号作用下逻辑功能符合下表所规定的逻辑功能者，无论触发方式如何，均称为SR触发器。 把特性表中所规定的逻辑关系写成逻辑函数式，则得到 状态转换图 用两个圆圈分别代表触发器的两个状态，用箭头表示状态转换的方向，同时在箭头旁注明转换条件。(三要素) 把特性表中所规定的逻辑关系写成逻辑函数式，则得到 T触发器的状态转换图 将JK、SR、T三种触发器的特性表比较一下，可以看出: 因此，目前生产的时钟控制触发器定型产品只有JK触发器和D触发器这两大类。 同理，在Q=1时主触发器只能接受将输出置0的信号。 附加控制输入端对主从JK触发器的影响： 1 0 1 0 0 同理，在Q=1时主触发器只能接受将输出置0的信号。 附加控制输入端对主从JK触发器的影响： 1 0 1 1 0 1 0 1 0 1 1 0 1 0 同理，在Q=1时主触发器只能接受将输出置0的信号。 附加控制输入端对主从JK触发器的影响： 1 0 1 1 1 1 0 1 0 同理，在Q=1时主触发器只能接受将输出置0的信号。 附加控制输入端对主从JK触发器的影响： 结论：在CLK=1期间主触发器状态只能改变一次，一旦改变了就不会再回到原来的状态 (一次翻转效应) 。 例:主从JK触发器中,已知CLK、J、K的电压波形,试画出与之对应的输出端电压波形(初态Q=0)。 主从JK触发器 ①用两个电平触发D触发器组成的边沿触发器； ②维持阻塞边沿触发器； ③利用门电路传输延迟时间的边沿触发器。 边沿触发器主要有： 边沿触发器即利用CLK边沿触发的触发器，也就是触发器的次态仅取决于CLK信号的上升沿 或下降沿 到达时刻输入信号的状态。 5.5 边沿触发的触发器 为了提高触发器的可靠性，增强抗干扰能力，希望触发器的次态仅仅取决于CLK信号下降沿（或上升沿）到达时刻输入信号的状态。 形式上也是一种主从结构，由两个电平触发D触发器FF1和FF2组成。 ⒈ 原理图 主触发器 从触发器 一、用两个电平触发D触发器组成的边沿触发器 2. 工作原理 ①CLK=0时，CLK1=1，因而Q1=D。 CLK2=0，Q2保持。 0 1 0 1 0 1 ②CLK由低变高，CLK1=0，Q1保持为CLK上升沿到达时输入端D的状态。 CLK2=1，Q2=Q1=CLK上升沿到达时D的状态。 3. 图形符号及特性表： 在图形符号中，用CLK输入框处的“”表示触发器为边沿触发方式 。在特性表中，则用CLK一栏里的“↑”表示边沿触发方式，而且是上升沿触发。(如果是下降沿触发，则应在CLK输入端加画小圆圈，并在特性表中以“↓”表示。) 解：由边沿触发器的动作特点可知，触发器的次态仅取决于CLK上升沿到达时刻D端的状态，即： D=1，Q*=1；D=0，Q*=0。 解：由边沿触发器的动作特点可知，触发器的次态仅取决于CLK上升沿到达时刻D端的状态，即： D=1，Q*=1；D=0，Q*=0。 输出状态的改变发生在CLK的上升沿（或下降沿） ，且触发器的次态仅仅取决于CLK上升沿（或下降沿）到达时的输入状态，这之前或之后的状态，对输出没有影响。 增强了电路的抗干扰能力。 4. 边沿触发方式的动作特点： 5.6.1 触发器按逻辑功能分类 电平触发SR触发器、主从SR触发器、维持阻塞SR触发器都属于SR触发器。 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 0 1 0 0 1 1 0 1 1 1 1 0 不定 1 1 1 不定 SR锁存器因没有时钟控制信号，故不属于SR触发器。 利用约束条件，化简 特性方程 0 1 10 11 01 00 RQ S 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 0 1