中国海洋大学计算机组成原理(第4章)题库.ppt

地址译码方式： 线性译码方式：n位地址线，经过一维译码后，有2n根选择线。 双向译码方式 双向译码方式：n位地址分为行、列地址分别译码 SRAM存储器的特点 使用双稳态触发器表示0和1代码。 电源不掉电的情况下，信息稳定保持（静态）。 存取速度快，集成度低（容量小），价格高。 常用作高速缓冲存储器Cache。 1、根据CPU芯片提供的地址线数目，确定CPU访存的地址范围，并写出相应的二进制地址码； 2、根据地址范围的容量，确定各种类型存储器芯片的数目和扩展方法； 3、分配CPU地址线。CPU地址线的低位（数量＝存储芯片的地址线数量）直接连接存储芯片的地址线；CPU高位地址线皆参与形成存储芯片的片选信号； 4、连接数据线、R/W#等其他信号线，MREQ#信号一般可用作地址译码器的使能信号。 需要说明的是，主存的扩展及与CPU连接在做法上并不唯一，应该具体问题具体分析 例：设CPU有16根地址线，8根数据线，并用MREQ#作访存控制信号（低电平有效），用R/W#作读/写控制信号（高电平为读，低电平为写）。现有下列存储芯片：1K*4位SRAM；4K*8位SRAM；8K*8位SRAM；2K*8位ROM；4K*8位ROM；8K*8位ROM；及3：8译码器和各种门电路。 要求：主存的地址空间满足下述条件：最小8K地址为系统程序区（ROM区），与其相邻的16K地址为用户程序区（RAM区），最大4K地址空间为系统程序区（RAM区）。 请画出存储芯片的片选逻辑，存储芯片的种类、片数 画出CPU与存储器的连接图。 第二步：选择芯片 最小8K系统程序区←8K*8位ROM，1片 16K用户程序区←8K*8位SRAM， 2片； 4K系统程序工作区←4K*8位SRAM， 1片。 第三步，分配CPU地址线。 CPU的低13位地址线A12~A0与1片8K*8位ROM和两片8K*8位SRAM芯片提供的地址线相连；将CPU的低12位地址线A11~A0与1片4K*8位SRAM芯片提供的地址线相连。 第四步，译码产生片选信号。 刷新周期：从上一次刷新结束到下一次对整个DRAM全部刷新一遍为止，这一段时间间隔称为刷新周期。 刷新操作：即是按行来执行内部的读操作。由刷新计数器产生行地址，选择当前要刷新的行，读即刷新，刷新一行所需时间即是一个存储周期。 刷新行数：单个芯片的单个矩阵的行数。 对于内部包含多个存储矩阵的芯片，各个矩阵的同一行是被同时刷新的。 对于多个芯片连接构成的DRAM，DRAM控制器将选中所有芯片的同一行来进行逐行刷新。 单元刷新间隔时间：DRAM允许的最大信息保持时间；一般为2ms。 刷新方式：集中式刷新、分散式刷新和异步式刷新。 解决问题：弥补CPU与主存速度上的差异。 从存储器角度，解决问题的有效途径： 主存采用更高速的技术来缩短存储器的读出时间，或加长存储器的字长； 采用并行操作的多端口存储器； 在CPU和主存之间加入一个高速缓冲存储器（Cache），以缩短读出时间； 在每个存储器周期中存取几个字（多体交叉存储）。 　　 常规存储器是单端口存储器，每次只接收一个地址，访问一个存储单元，从中读取一个字节或一个字。主存是信息交换的中心，一方面CPU频繁地与主存交换信息，另一方面外设也较频繁地与主存交换信息，而单端口存储器每次只能接受一个访存者，或者读或是写，这就影响了工作速度。为此，在某些系统中使用双端口存储器。两套读/写口的访存空间相同，可以访问同一存储单元。通常使双端口存储器的一个读/写口面向CPU，另一个读/写口则面向外设或输入输出处理机。 　 　　 在多机系统中常采用双端口存储器甚至多端口存储器作为各CPU的共享存储器，实现多CPU之间的通信。 双端口存储器的典型实例是显示存储器（显存），CPU向显存的一个端口中写入数据，显示控制器从另一个端口中读出数据送显示器。 特点：同一个存储器具有两组相互独立的读写控制线路，允许两个独立的CPU或控制器同时异步地访问存储单元，是一种高速工作的存储器。其最大的特点是存储数据共享。 结构特点：具有左右两个端口，每一个端口都有自己的片选控制信号和输出使能控制信号。 访问冲突：当左端口和右端口的地址不相同时，在两个端口上同时进行读写操作，不会发生冲突。若左、右端口同时访问相同的存储单元，则会发生读写冲突。 解决方法：判断逻辑决定对哪个端口优先进行读写操作，而暂时关闭另一个被延迟的端口，即置其忙信号BUSY#=0。 举例：Intel 8203 DRAM控制器 为控制2117，2118和2164 DRAM芯片而设计的。 2117，2118是16K ?1位的DRAM芯片,2164 是64K ?1位的DRAM芯片。 因此， Intel 8203 有16K和64K两种工作模式。 地址处理部分 时序处理部分 AL0