第1-2讲MOS管特性和CMOS版图基础终稿.pptVIP

EE141 EE141 阈值电压（threshold voltage: Vt ） id 正比于 W/L Drain current characteristics 电流特性 三、Layout Design Rules 3、Design Rules （Scalable Design rules）： 工艺参数与版图尺寸按比例缩小 CMOS Layout Layout Editor Design Rule Checker NAND layout 四、估算寄生参数 1） Poly/metal线-衬底电容 Two components （两部分）: parallel plate （平板电容） Fringe （边缘电容）.  poly N+ P+ M1 M2  Sheet Resistance： 3.2 3.7 2.9 0.09 0.09CAPACITANCE : 99 1762 1862 32 13 aF/um^2 4 transistor parasitics 晶体管寄生参数 Basic transistor parasitics 1）Gate capacitance 栅电容 CG = Cox WL 1、W=3 L=2 2、W = n (W = 3 ) L=2 作业：0.13u最小尺寸1）标出各部分名称，尺寸2) 计算AD，AS，PD，PS3）估算输入电阻、电容4）估算输出电阻、电容 各类线电容、电阻比较 线 电容 电阻 线性能 用途 Metal 最小 最小 好 各类线 多晶硅 较小 大 （约50倍） 中 局部连线 N+、P+ 大 （约十倍） 大 （约50倍） 差 MOS管内部线 （重要） Gate to substrate 栅-衬底电容 CGB gate to source/drain overlap capacitances 栅源/漏电复盖电容 CGS CGD Source/drain diffusion capacitance源/漏扩散电容 CSB CDB 复盖 Cox is gate capacitor per unit area (单位面积栅电容) t ox n + n + Cross section L Gate oxide x d x d L d Polysilicon gate Top view Gate-bulk overlap Source n + Drain n + W Cox = ?ox / xox ?ox = 3.46 x 10-13 F/cm2 Permittivity（介电常数）of silicon Xox is oxide thichness (栅氧厚度) (SPICE中用tox表示Xox) p.66 CGB = CG 2） Source/drain overlap capacitances Cgs, Cgd. Determined by source/gate and drain/gate overlaps. Independent of transistor L. Cgs = Col W Col 每单位宽度复盖电容 CGBO CGSO CGDO SPICE 参数 P.66 x d x d L d Polysilicon gate Top view Gate-bulk overlap Source n + Drain n + W 3） Source/drain diffusion capacitance. 源/漏扩散电容 CSB CDB 五、 MOS器件SPICE参