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李林森，李建华，张爱新：基于逻辑力度的高速CMOS集成电路设计 基于逻辑力度的高速CMOS集成电路设计 上海交通大学信息安全工程学院李林森李建华 张爱新 工业界领先的技术，而基于逻辑力度(Logical 技术之一，属于深亚微米集成电路设计领域的一个国际前沿课题。 反相器链的相关研究表明，为了得到最佳延迟，每一级的延迟时间应该相等，而其扇出系数大体为4。 “Logical Fast CMOS 提出，并在其1999年的经典著作“LogicalEffort：DesigningCircuits”中进一步得到完善。 逻辑力度采用的延迟模型简单而又相当精确，它使得人们对于复杂的逻辑电路能够快速确定其延迟及尺 寸问题。该方法一经提出，就在国际上引起了极大的研究及应用兴趣。安捷伦实验室的B．S．Amrutur 在2001年对各种基本门电路和分支电路的逻辑力度问题进行了深入研究，并将其用于RAM的高速低功 耗解码器设计中。Magma设计自动化有限公司在2002年将逻辑力度方法用于开发其基于门的综合工 具中。密歇根大学的JoyA．Chatterjee和EricA．Karl则使用逻辑力度方法来设计工作于1GHz的低 功耗8位具有优先权的编码器。澳大利亚阿德莱德大学的Peter 逻辑力度的动态多米诺电路的延迟优化问题。意大利的MauroOlivieri则通过对基于逻辑力度的电路 总延迟优化问题的深入研究，来设计快速微处理器。 国内芯片设计领域“逻辑力度”一词，首先出现于文献[7]中，它是清华大学出版社2004年8月出版的 一本英文影印版教材，作者为DavidA．Hodges。虽然在国内公开发表的文献中尚没有发现关于逻辑力 度方面的研究，但清华大学微电子研究所的“SoC设计的关键技术研究及传导语音SoC实现”(项目来源： 国家自然科学基金重点项目)、“系统芯片(SoC)设计的若干关键技术”(项目来源：科技部“九七三”计 划)、“半导体集成化芯片系统基础研究”(项目来源：国家自然科学基金)，复旦大学“专用集成电路与系 统”国家重点实验室的成果“基于铜线传输的以太网物理层SoC设计”、“CMOS基本单元库和嵌入式lP 宏核设计研究与应用”、“超深亚微米VLSI物理设计”等都为深亚微米条件下基于逻辑力度的快速电路 士研究生的学位课进行讲授，至今已讲授了两届；同时也对基于逻辑力度的高速CMOS电路设计技术产 生了浓厚兴趣并进行了持续的研究。目前在逻辑力度和寄生延迟的计算、基于逻辑力度的高速电路设计 问题建模与延迟优化等问题方面已积累了一些知识。 l逻辑力度的计算 定义1本征时间常数：指一个逻辑门的输入电容和输出电阻的乘积。 典型地，对于一个反相器而言，本征时间常数的计算公式如下： r ri。，=R。圩c0=R。。f去尹1G(3W。)=3R。。c：L。 (】) ＼n， 管的方块电阻、单位宽度栅电容、NMOS晶体管的沟道宽度、NMOS晶体管的沟道长度。 定义2 逻辑力度：指一个逻辑门的本征时间常数和一个反相器的本征时间常数的比值。 逻辑力度为r。／r神。使用逻辑力度的方法，我们可以得到归一化的延迟方程。 下面的问题是，我们应该怎样来计算各种门的逻辑力度呢? 对于NAND门： r。。d—R (2) r 对于NOR门： r帕f=Rd!C．m=R。。f孑1G(5W。)=5R。。C。L。 (3) 、¨n， 一57— 圭霉幕毫孥磊棠差篓2006年学术年会论文集(电路与系统专委会) 在式(1)～(3)中，逻辑门尺寸的设计采用的是全对称设计，使得等效反相器的上升时间和下降时间 相等，从