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计算机组成原理 舒燕君 计算机科学与技术学院 第十讲 4.3 高速缓冲存储器 一、概述 1. 问题的提出 避免 CPU “空等” 现象 CPU 和主存（DRAM）的速度差异 缓存 CPU 主存 容量小 速度高 容量大 速度低 程序访问的局部性原理 2. Cache 的工作原理 (1) 主存和缓存的编址 主存和缓存按块存储 块的大小相同 B 为块长 ~ ~ ~ ~ … … 主存块号 主存储器 0 1 2m－1 字块 0 字块 1 字块 M－1 主存块号 块内地址 m位 b位 n位 M块 B个字 缓存块号 块内地址 c位 b位 C块 B个字 ~ ~ ~ ~ … … 字块 0 字块 1 字块 C－1 0 1 2c－1 标记 Cache 缓存块号 4.3 (3) Cache 的命中率 CPU 欲访问的信息在 Cache 中的 比率 命中率 与 Cache 的 容量 与 块长 有关 一般每块可取 4 ~ 8 个字 块长取一个存取周期内从主存调出的信息长度 CRAY_1 16体交叉 块长取 16 个存储字 IBM 370/168 4体交叉 块长取 4 个存储字 （64位×4 = 256位） 4.3 (4) Cache –主存系统的效率 效率 e 与 命中率 有关 设 Cache 命中率 为 h，访问 Cache 的时间为 tc ， 访问 主存 的时间为 tm 4.3 则 e = × 100% tc h × tc+ (1－h)× tm 访问 Cache 的时间 平均访问时间 e = × 100% 3. Cache 的基本结构 4.3 主存Cache 地址映射 变换机构 Cache 替换机构 Cache 存储体 4. Cache 的 读写 操作 访问Cache 取出信息送CPU 访问主存 取出信息送CPU 将新的主存块 调入Cache中 执行替换算法 腾出空位 结束 命中？ Cache满？ CPU发出访问地址 开始 是 否 是 否 读 4.3 Cache 和主存的一致性 4. Cache 的 读写 操作 写 4.3 写直达法（Write – through） 写回法（Write – back） 写操作时数据既写入Cache又写入主存 写操作时只把数据写入 Cache 而不写入主存 当 Cache 数据被替换出去时才写回主存 写操作时间就是访问主存的时间，读操作时不 涉及对主存的写操作，更新策略比较容易实现 写操作时间就是访问 Cache 的时间， 读操作 Cache 失效发生数据替换时， 被替换的块需写回主存，增加了 Cache 的复杂性 5. Cache 的改进 (1) 增加 Cache 的级数 片载（片内）Cache 片外 Cache (2) 统一缓存和分立缓存 指令 Cache 数据 Cache 与主存结构有关 与指令执行的控制方式有关 是否流水 Pentium 8K 指令 Cache 8K 数据 Cache PowerPC620 32K 指令 Cache 32K 数据 Cache 4.3 Intel的Cache发展趋势 问题 解决方案 首次改进的处理器 外部存储器比系统总线慢 增加外部Cache 80386 外部总线是Cache访问的瓶颈 外部Cache移至片内 80486 片内Cache太小 增加外部 L2 Cache 80486 指令预取和执行同时访问Cache出现竞争 分离数据Cache和指令Cache Pent 外部总线成为L2 cache访问瓶颈 L2 Cache移至片内 Pent II 片上Cache太小 增加外部L3级Cache L3移至片内 Pent III Pent 4 Intel Corei7的Cache层次结构 高速缓冲类型 访问时间（周期） 大小 块 L1 i-cache 4 32KB 64B L1 d-cache 4 32KB 64B L2 统一的高速缓存 11 256KB 512B L3统一的高速缓存 30-40 8MB 8192B 字块2m－1 字块2c+1 字块2c+1－1 字块2c +1 字块2c