5+组合逻辑电路的及设计试卷.ppt

作业 P179—3.1 P179—3.3 P179—3.4 3.3 常用的逻辑电路 四、加法器（Adder） ①半加器：不考虑低位进位将两个一位二进制数A和B相加。 1.一位加法器 半加和 向高位的进位 半加器真值表 ? CO S CO A B 半加器逻辑符号 =1 A B S C O 半加器电路图 3.3 常用的逻辑电路 ②全加器：需考虑低位进位将两个一位二进制数A和B相加。 全加器真值表 全加和 向高位的进位 =1 =1 ≥1 ≥1 A B CI S CO 全加器逻辑电路 ? CO S CO A B CI CI 全加器逻辑符号 3.3 常用的逻辑电路 3.3 常用的逻辑电路 2.多位加法器：两个多位二进制数相加。 ①串行进位加法器（模仿手工计算方式） 首先求最低位的和，并将进位向高位传递，由低向高逐次求各位的全加和，并依次将进位向高位传递，直至最高位。每一位的相加结果都必须等到低一位进位产生以后才能建立，传输延迟时间长（最差需要经过4个全加器的延迟时间）。 4位串行进位加法器 3.3 常用的逻辑电路 ②超前进位加法器 在加法运算前，根据进位COi是Ai-1,Ai-2,......,A0及Bi-1,Bi-2,......, B0的函数关系得到每个位的进位CIi，这样一次就可以完成整个加法运算。 COi=AiBi+(Ai+Bi)CIi 令 Gi=AiBi，Pi=(Ai+Bi) 则 COi=Gi+PiCIi=Gi+PiCOi-1 分析： COi= Gi+PiCOi-1 = Gi+Pi(Gi-1+Pi-1COi-2) = . . . . . . = Gi+PiGi-1+PiPi-1Gi-2+ . . . +PiPi-1 . . . P1G0+PiPi-1. . .P0C0 3.3 常用的逻辑电路 4位超前进位加法器74LS283的逻辑图 只需经过三级门电路的延迟时间，等价于1位全加器的时间延迟。 3.3 常用的逻辑电路 例：试用两片4位超前进位加法器74LS283构成一个8位加法器。 解：低位芯片的高位进位输出端接高位芯片的低位进位输入端。 高位 低位 用来将两个同样位数的二进制数A、B进行比较，并能判别其大小关系的逻辑器件，叫做数值比较器。 3.3 常用的逻辑电路 五、数值比较器（Comparator） 1.一位数值比较器 ①AB(A=1,B=0)则 ②AB(A=0,B=1)则 ③A=B(A=B=0,A=B=1)则 输出函数式 低电平有效 A2 B2 AB A0 = B0 A=B A0 B0 AB A0 B0 AB 3.3 常用的逻辑电路 2.多位数值比较器 比较两个多位数A和B，需从高向低逐位比较。 如两个4位二进制数A3A2A1A0和B3B2B1B0进行比较： A3 B3 AB A3 B3 AB A3 = B3 A2 B2 AB A2 = B2 A1 B1 AB A1 B1 AB A1 = B1 3.3 常用的逻辑电路 集成4位数值比较器 A’B’ A’=B’ A’B’：扩展输入端，级联时低位向高位的进位位。若A=B时，要由这三位输入来决定比较结果。 A=A3A2A1A0，B=B3B2B1B0：比较数值输入端。 AB A=B AB：比较结果输出端（高电平有效）。 3.3 常用的逻辑电路 4585电路图 扩展输入端 只使用两个输出端 “1” “0”（开门） 3.3 常用的逻辑电路 4位数值比较器真值表 3.3 常用的逻辑电路 TTL电路（74LS85） CMOS电路（4585） 串联扩展 例：试用两片4585比较两个7位二进制数 C6C5C4C3C2C1C0和D6D5D4D3D2D1D0的大小。 3.3 常用的逻辑电路 低位 高位 解： 3.4 单元级组合逻辑电路的设计和分析方法 以模块化的组合逻辑单元电路为主构成的组合逻辑电路称为单元级组合逻辑电路。 ① 进行逻辑抽象，列出逻辑真值表。  ② 根据真值表，写出相应的逻辑函数表达式。  ③ 将逻辑函数表达式变换为适当的形式，以满足组合逻辑单元电路芯片的输入、输出要求。 ④ 根据变换的逻辑函数表达式画出逻辑电路连接图。 （切记：组合逻辑单元电路的附加控制端的连接！） 一、单元级组合逻辑电路的设计方法 分析过程一般按下列步骤