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习题集 填空题 一般把EDA技术的发展分为（ ）个阶段。 FPGA/CPLD有如下设计步骤：①原理图/HDL文本输入、②适配、③功能仿真、④综合、⑤编程下载、⑥硬件测试，正确的设计顺序是①（ ）⑤⑥。 在EDA工具中，能完成在目标系统器件上布局布线的软件称为（ ）。 设计输入完成之后，应立即对文件进行（ ）。 基于硬件描述语言的数字系统设计目前最常用的设计方法称为（ ）设计法。 将硬件描述语言转化为硬件电路的过程称为（ ）。 IP核在EDA技术和开发中具有十分重要的地位，以HDL方式提供的IP被称为（ ）IP。 SOC系统又称为（ ）系统。SOPC系统又称为（ ）系统。 将硬核和固核作为（ ）IP核，而软核作为（ ）IP核。 IP核在EDA技术和开发中具有十分重要的地位，以HDL方式提供的IP被称为（ ）。 HDL综合器就是逻辑综合的过程，把可综合的VHDL/Verilog HDL转化成硬件电路时，包含了三个过程，分别是（ ）、（ ）、（ ）。 EDA软件工具大致可以由五个模块构成，分别是设计输入编辑器、（ ）、（ ）、（ ）和（ ）。 按仿真电路描述级别的不同，HDL仿真器分为（ ）仿真、（ ）仿真、（ ）仿真和门级仿真。 系统仿真分为（ ）、（ ）和（ ）。 （ ）仿真是对设计输入的规范检测，这种仿真通过只能表示编译通过，说明设计满足一定的语法规范，但不能保证设计功能满足期望。 （ ）仿真是对综合后的网表进行的仿真，它验证设计模块的基本逻辑功能，但不带有布局布线后产生的时序信息，是理想情况下的验证。 （ ）仿真是布局布线后进行的后仿真，仿真时考虑了布线延时，和芯片实际的工作情况更加接近。 目前Xilinx公司生产的FPGA主要采用了（ ）配置存储器结构。 描述测试信号的变化和测试工程的模块叫做（ ）。 现代电子系统设计领域中的EDA采用（ ）的设计方法。 有限状态机可分为（ ）状态机和（ ）状态机两类。 Verilog HDL中的端口类型有三类： （ ）、（ ）、输入/输出端口。 Verilog HDL常用两大数据类型： （ ）、（ ）。 FPGA / CPLD设计流程为：原理图/HDL文本输入→（ ）→综合→适配→（ ）→编程下载→硬件测试。 （ ）是描述数据在寄存器之间流动和处理的过程。 连续赋值常用于数据流行为建模，常以（ ）为关键词。 Verilog HDL有两种过程赋值方式：（ ）和（ ）。 `timescale 1ns/100ps中1ns代表（ ），100ps代表（ ）。 未来的集成电路技术的发展趋势，把整上系统集成在一个芯片上去，这种芯片被称为（ ）。 从互连结构上可将PLD分为确定型和统计型两类。确定型结构的代表是（ ），统计型结构代表是（ ） 。 CPLD是由（ ）的结构演变而来的。 FPGA的核心部分是（ ），由内部逻辑块矩阵和周围I/O接口模块组成。 把基于电可擦除存储单元的EEPROM或Flash 技术的CPLD 的在系统下载称为 （ ），这个过程就是把编程数据写入E2CMOS单元阵列的过程。 根据配置数据线数，器件配置可分为并行配置和串行配置两类。串行配置以（ ）为单位将配置数据载人可编程器件：而并行配置一般以（ ）为单位向可编程器件载入配置数据。 FPGA的配置模式有从动串行模式、从动并行模式、主动串行模式、主动并行模式、以及（ ）模式。 可编程逻辑器件的配置方式分为（ ）和（ ）两类。 VerilogHDL是在（ ）年正式推出的。 在verilog HDL的always块本身是（ ）语句。 Verilog HDL中的always语句中的语句是（ ）语句。 Verilog HDL提供了标准的系统任务，用于常用的操作。如显示、文件输入/输出等，系统函数前都有一个标志符 （ ）加以确认。 Verilog HDL很好地支持了“自顶向下”的设计理念，即，复杂任务分解成的小模块完成后，可以通过（ ）的方式，将系统组装起来。 Verilog HDL模块分为两种类型：一种是（ ）模块，即，描述某种电路系统结构，