单周期CPU及其Verilog_HDL实现分析.ppt

P C + a do Inst Mem 地址 4 0 1 2 3 Clock 指令 p4 pcsource ALU输入端b的2个数据源和寄存器堆输入端wn的2个数据源 Control Unit op rs we rna qa rnb wn d qb rt Regfile a aluc z ALU r b aluc wreg sa func 0 1 shift rt 0 1 regrt e sext imm 0 1 aluimm rd 4、寄存器堆的d输入端 以下面3条指令为例说明。 add rd,rs,rt ; rd--rs+rt lw rt,offset(rs) ; rt--mem(rs+offset) jal address ; r31--pc+4,pc--address2 这里主要看写入寄存器堆： 数据来源----ALU输出 or mem or pc+4 控制信号m2reg。 地址wn----rd,rt,r31(11111) 控制信号jal 实现 数据来源使用2个2选1的多路器从三个数据源中选出一个。多路选器的选择信号分别为m2reg和jal。 由于jal指令总是把返回地址写入r31(11111b)，因此在电路中增加了一个小模块f，该模块的功能如下： assi