VHDL实验报告——83优先编码器(免费哦~).docVIP

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2017-03-23 发布于江苏
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VHDL实验报告——83优先编码器(免费哦~)

上机实验报告实验题目班级姓名学号指导教师 8-3优先编码器的 VHDL设计虾实验目的与要求： 1、通过常见基本组合逻辑电路的设计，熟悉EDA设计流程。 2、熟悉文本输入及仿真步骤。 3、掌握VHDL设计实体的基本结构及文字规则。 4、掌握组合逻辑电路的静态测试方法。 5、理解硬件描述语言和具体电路的映射关系。实验步骤与内容：（可加附页）创建工程。新建文件夹。输入正确的源程序，保存，编译。波形仿真，分配引脚，编译。下载到试验箱，进行功能验证。（原理图及仿真的波形界面在备注）遗留问题与说明：编程不熟练，在定义上概念不清晰。备注：实验源程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ENCODER IS PORT( D:IN STD_LOGIC_VECTOR(0 TO 7); A:OUT STD_LOGIC_VECTOR(0 TO 2) ); END ; ARCHITECTURE XIANI OF ENCODER IS BEGIN PROCESS(D) BEGIN IF (D(7)=0)THEN A=111; ELSIF (D(6)=0)THEN A=110; ELSIF (D(5)=0)THEN A=101; ELSIF (D(4)=0)THEN A=100; ELSIF (D(3)=0)THEN A=011; ELSIF (D(2)=0)THEN A=010; ELSIF (D(1)=0)THEN A=001; ELSIF (D(0)=0)THEN A=000; ELSE A=ZZZ; END IF; END PROCESS; END; 实验仿真波形截图