第四章VHDL语言应用基础2[描述语句].ppt

PART 4 The Basic Statements in VHDL Code 一、Sequential Assignment Statements The general form: 1） IF expression THEN statement; END IF 2. CASE Statement CASE语句用于两路或多分支判断结构，它以一个多值表达式为判断条件，依条件式的取值不同而实现多路分支。 格式为：CASE expression IS WHEN constant_value =＞statement； [WHEN OTHERS =＞statement；] END CASE 上述CASE语句中的条件表达式可以有如下4种不同的表示形式： 使用CASE语句时应注意: 条件句的选择值应在表达式的取值范围内. 除非所有条件句中的选择值能完全覆盖case语句中表达式的取值,否则最后一个条件句中的选择必须用“others”表示. case语句中每一条件句的选择值只能出现一次,不能有相同选择值的条件语句出现. case语句执行中必须选中且只能选中所列条件语句中的一条. About the Don’t Cares Don’t cares can be used to advantage in the design of logic circuits. Since the input valuations will never occur, the designer may assume that the function value for these valuations is either 1 or 0, whichever is more useful in trying to find a minimum-cost implementation. 3. LOOP Statement 用于循环控制，与LOOP有关的五种语法其格式如下： （1）[循环标号:] LOOP 顺序语句； END LOOP [循环标号]； （2）[循环标号:] FOR 循环变量 IN 循环次数范围 LOOP 顺序语句； END LOOP [循环标号]； （3）[循环标号:] WHILE 条件 LOOP 顺序语句； END LOOP [循环标号]； （4）NEXT语句：在LOOP语句中，用来跳出当前循环。其格式为： NEXT [循环标号] [WHEN条件]； （5）EXIT语句：用来结束LOOP语句的执行。其格式为： EXIT [循环标号] [WHEN条件]； 利用LOOP语句可以简化同类顺序语句表达式.如: Signal a,b,c:std_logic_vector(1 to 3) …… For n IN 1 to 3 LOOP a(n）= b(n）AND c(n） END LOOP 等效于： a(1）= b(1）AND c(1） a(2）= b(2）AND c(2） a(3）= b(3）AND c(3） EX:试设计一个奇偶校验电路，要求输入一组7位的二进制数，当输入有偶数个“1”时输出“1”。 4．NULL Statement NULL是一条空语句，执行该语句使程序走到下一条语句。下例是用VHDL描述3路数据选择的程序，使用NULL语句可以排除一些不用的条件。 二、Concurrent Assignment Statements 并行语句与一般软件程序的最大区别就是在结构体中的执行都是同时进行的，既它们的执行顺序与语法的书写顺序无关。这种并行性是由硬件本身的并行性决定的，一旦电路接通电源，各部分就会按照事先设计好的方案同时工作。 并行语句主要有进程语句（PROCESS）、块语句（ BLOCK ）、并行信号赋值语句(concurrent signal assignment, conditional signal assignment, selective signal assignment )、生成语句（ GENERATE ）、元件例化语句(component instantiations)、断言语句(assert)。 1. Process statement 进程语句是一段复合语句，由一段程序构成，各个进程之间是并行进行的，而进程的内部语句都是顺序执行的。一个结构体