VHDL大作业.doc

多功能数字钟的设计 一、设计要求 利用VHDL设计一个具有一定功能的电子数字钟。 二、设计功能 数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，已得到广泛的使用。数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑和时序电路。数字钟的设计方法有许多种,例如,可用中小规模集成电路组成电子钟；也可以利用专用的电子钟芯片配以显示电路及其所需要的外围电路组成电子钟；还可以利用单片机来实现电子钟等等。这些方法都各有其特点。我们是使用HDL来设计的，并且用仿真器对其进行仿真。 四、各模块设计 1、分频器转换（4M转化为1H） library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity fenpinqi is port( clk_in : in std_logic; clk_out : out std_logic); end fenpinqi; architecture behivor of fenpinqi is signal cou : std_logic_vector(21 downto 0); begin process(clk_in) begin if clk_inevent and clk_in=1 then cou=cou+1; end if; end process; process(cou) begin clk_out=cou(21); end process; end architecture behivor; 2、秒计时器（second1） Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_arith.all; Use ieee.std_logic_unsigned.all; Entity second1 is ?Port(clk,set,reset:in std_logic; ????? S1:in std_logic_vector(7 downto 0);??????????? ――置数端（秒） ????? Sec:buffer std_logic_vector(7 downto 0);?????? ――秒输出端 ????? Ensec:out std_logic); ????????―秒计时器的进位，用来驱动分计时器 End; Architecture a of second1 is ? Begin ?Process(clk,reset,set,s1) ? Begin ?? If reset=0 then sec?????????? ――对秒计时器清0 ?? Elsif set=0 then sec=s1;?????????????????? ――对秒计时器置s1的数 ?? Elsif clkevent and clk=1 then ???? if sec=59 then secensec=1;??? ――重复计数并产生进位???? else sec=sec+1;ensec=0;?????????????????????????????? 以驱动下一级 ????? end if; ?end if; End process; End; ? ?3、分计时器（minute1） Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_arith.all; Use ieee.std_logic_unsigned.all; Entity minute1 is ?Port(clk,set,reset:in std_logic; ????? S1:in std_logic_vector(7 downto 0);??????????? ――置数端（分） ????? Sec:buffer std_logic_vector(7 downto 0);?????? ――分输出端 ????? Ensec:out std_logic); ????????―分计时器的进位，用来驱动时计时器 End; Architecture a of minute1 is ? Begin ?Process(clk,reset,set,s1) ? Begin ??