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白皮书 Stratix III FPGA信号完整性 2006年11月，1.01版 WP-01008-1.0 随着器件开关速率的提高以及器件引脚数量的增多，信号和电源完整性成为非常突出的问题，它既可 以成就一个系统也有可能毁掉一个系统。在90nm工艺技术上工作良好的芯片设计未必能够适应65nm芯 片。较差的信号完整性降低了可靠性，劣化了系统性能，最糟糕的情况下会导致系统彻底失败。在前 代Stratix II系列基础上，Stratix? III FPGA进行了全面改进，提高了信号和电源完整性。这些改进包括 管芯和封装级信号回路优化，其8:1:1用户I/O至地/ 电源比降低了环路电感；改进的去耦合方案；动态片 内匹配(OCT)；可编程LVDS缓冲；以及新的摆率和交差输出延迟控制功能，这一功能使设计人员可以 控制器件的噪声电平。 本白皮书介绍Altera? Stratix III FPGA 的这些新特性和改进措施是怎样通过提高信号和电源完整性，简 化印刷电路板(PCB)设计来解决这些问题，帮助客户进行系统设计的。 引言 当今的系统需要更高的性能和更大的带宽，促使器件采用更快的开关速率和更多的引脚，特别是在FPGA 中，引脚以成百的数量增加。系统运行在吉赫兹速率上时，时序余量下降，而器件边沿速率增大，使得杂散 电容电感对器件信号和电源完整性的影响成为设计人员最关心的问题。交叉串扰、振铃、同时开关噪声 (SSN)、反射、抖动，以及由于传输线效应导致的信号衰减等现象妨碍了信号完整性，增加了PCB设计的难 度和复杂度。必须仔细的设计PCB和芯片电源分配网络(PDN)，否则，PDN将影响系统的电源完整性。 信号完整性效应 系统设计人员在管理信号完整性以及运行系统性能仿真时必须非常小心。较差的信号完整性降低了可靠性， 劣化了系统性能，最糟糕的情况下会导致系统彻底失败，因此，他们投入了大量的时间和精力进行系统调 试。然而，越来越短的产品生命周期和产品及时面市等问题非常关键，由于信号完整性而投入大量的时间来 调试系统便有些不切实际。这些额外的时间意味着失去机会、昂贵的电路板重制以及更多的人工小时。如果 信号完整性问题导致产品现场失效，其代价将是公司的声誉受损。 Stratix III器件在已经非常可靠和强大的Stratix II FPGA基础上不断进行改进，其严格的设计目标中便包括了 优异的信号和电源完整性。详细的分析进一步改进了管芯和封装，确保Stratix III FPGA具有同类最佳的信号 完整性，芯片封装PCB协同设计方法简化了系统设计。这些芯片改进措施和新特性帮助客户在系统级设计上 简化PCB设计，大大降低了系统总成本。 Stratix III信号完整性优势 新的Stratix III FPGA信号完整性优势包括8:1:1用户I/O至地/ 电源比、最佳管芯和封装级信号回路、可调摆率 控制、交差输出延迟控制、动态OCT、封装去耦合和管芯电容，以及LVDS缓冲增强等。 8:1:1用户I/O至地/ 电源比 Stratix III FPGA采用了8:1:1的用户I/O至地/ 电源比。这种新的封装引脚形式( 图1所示) 的地和电源靠近每个 I/O ，具有很低的I/O阻抗回路。降低环路电感可以减小VCC下陷和地反弹。这种新的设计不但降低了噪声而 且在用户I/O数量上达到最佳。8:1:1是理想的比例，超过这一值会减少回路，牺牲用户I/O数量。 图1. Stratix III封装引脚 最佳管芯和封装级信号回路 在Stratix II器件设计上进行了多处管芯和封装级改进，Stratix III FPGA进一步减小了信号返回通路电感，降 低了I/O之间的串扰。这些改进措施包括： ■管芯级大范围分布式地焊块，用户I/O至地/ 电源比为8:2:1。 ■所有走线以可靠连续的多层平面为参考 ■封装内更多的地参考焊盘 ■电源/地焊球分布更合理 ■封装焊球至平面更多的焊盘 ■总体上更好的回路和更好的PDN设计 可调摆率控制 信号边沿会影响系统性能。例如，非常快的边沿导致上冲以及其他信号完整性问题，而较慢的边沿会降低时 序余量。二者之间达到平衡是实现良好系统设计的关键。 Stratix III FPGA支持可调摆率控制，设计人员可以调整信号的边沿速率，实现更好的信号完整性，同时实现最佳 系统性能。采用了四种不同的摆率设置来控制缓冲上升和下降时间，达