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2017-03-27 发布于北京
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4 2—4译码器

第二课 1、数字电路的设计方法 2、EDA设计流程介绍 3、MAX＋plus的图形编辑方法 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 2.1数字电路的设计方法组合逻辑电路的认识时序逻辑电路的认识以下电路中，哪个是组合逻辑，哪个是时序逻辑 1、2－4译码器 2、8－3编码器 4、加法器 5、10进制计数器 6、存储器 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 组合逻辑电路类型组合逻辑电路定义和特点 1。输出状态只与当时的输入状态有关 2。无记忆功能如：2－4译码器、8－3编码器、加法器 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 时序逻辑电路类型输出状态不光与当时的输入状态有关，还与之前的输出状态有关。有组合逻辑部分和记忆部分组成。 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 设计2－4译码器 1、根据设计要求写出真值表 2、写出逻辑关系式 3、化简 4、画出逻辑图 0 0 0 1 1 1 0 0 1 0 0 1 0 1 0 0 1 0 1 0 0 0 0 0 Q0 Q1 Q2 Q3 A1 A0 A1 A0 q2 q1 q0 q3 2-4 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 原理图/VHDL文本编辑综合 FPGA/CPLD 适配 FPGA/CPLD 编程下载 FPGA/CPLD 器件和电路系统时序与功能门级仿真 1、功能仿真 2、时序仿真逻辑综合器结构综合器 1、isp方式下载 2、JTAG方式下载 3、针对SRAM结构的配置 4、OTP器件编程功能仿真 2.2 EDA设计流程应用FPGA/CPLD的EDA开发流程: Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. MAX＋plus图形编辑流程 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd.