12数字逻辑5-1教案.ppt

* ispGAL器件 ispGAL系列是ISP技术与GAL技术相结合的数字产品。ISP技术引入到标准的低密度GAL系列。?其外特性及基本电气参数与GAL相同. 如ispGAL22v10功能上与GAL22v10完全相同，并沿用了GAL22v10器件的标准28脚封装。在系统编程电源为+5v，无需外接编程高压。 为实现在系统编程，ispGAL22v10需4个在系统编程引脚：串行数据输入（SDI）、方式选择（MODE）、串行输出（SDO）、时钟（SCLK）。 4个ISP控制信号利用了28脚GAL22v10芯片的四个空脚，两种器件的引脚相互兼容。 * ispGDS系列 ?ispGDS系列是ISP技术与开关阵列结合的产物，ISP技术从系统逻辑领域扩展到系统互连领域。 ??? ispGDS是一种高速低功耗可编程数字开关器件。 功能是通过软件快速改变或重构印制电路板的连接关系，无需拨动机械开关或改变系统的硬件，支持目标系统的在线编程。 * ispGDS22的原理结构框图 A0-A10和B0-B10两排I/O端口。 开关矩阵中的各个交叉点可以通过编程方法接通. A组和B组I/O端口之间可以任意连接（允许一对多连接）。 * I/O端口的内部结构 输入模式: C0=1，C1=0, 输出三态门关闭，直通开关闭合。 输出模式: C0=0，直通开关断开。C1、C2控制输出信号。 * ispLSI器件结构 ?ispLSI系列芯片由若干个巨块组成，巨块之间通过全局布线区GRP连接，每个巨块包括多个通用逻辑块GLB、输出布线区ORP、及I/O和专用输入引脚。 以ispLSI 1032为例，介绍ispLSI的结构原理。 基本情况： ispLSI 1032 是E2CMOS器件； 芯片有84个引脚，其中64个I/O引脚； 集成密度为6000个等效门，每片含68个触发器和64个锁存器； 管脚与管脚延迟为12ns； 系统最高工作频率为90MHz。 * ispLSI 1032总体结构图 基本情况 E2CMOS工艺； 84个引脚，64个I/O引脚； 集成度6000个等效门，含68个触发器和64个锁存器； 管脚与管脚延迟12ns； 系统最高频率90MHz。 * 全局布线区GRP 位于芯片中央。将所有片内逻辑联系在一起（包括通用逻辑块和双向I/O输入输出）。 GRP内连线结构相似，输入／输出延迟恒定、可预知，与输入输出位置无关。 系统全局时钟分配网络。可产生5个内部时钟。 * 通用逻辑块GLB ispLSI 1032芯片有4个巨块，通过全局布线区GRP相连，每个巨块有8个通用逻辑块GLB、一个输出布线区ORP、16个I/O引脚和2个专用输入引脚。 GLB是器件最基本逻辑单元。由与阵列、乘积项共享阵列、四输出逻辑宏单元、控制逻辑组成 （图）。 通过编程， GLB可置成五种组态 * GLB的标准组态 共享阵列中或门输入按4，4，5，7配置，输出送或阵列。 通过或阵列编程，一个或门输出可同时送给1至4个触发器。 4个或门输出也可同时集中于一个触发器或输出端使用。 * GLB高速直通组态 或门输入按4，4，4，4配置。输出跨过或阵列和异或门 与一个触发器相连，高速输出通路。支持快速计数器设计。 每个或门只有4个乘积项，与触发器一一对应连接。 * GLB的异或逻辑组态 有4个异或门。各异或门的一个输入分别来自一个乘积项 4个或门按（3、3，4，6）配置, 输出可编程后任意组合。 该组合态适用于计数器、比较器、ALU的设计。 * GLB的单乘积项组态 乘积项0、4、10、13跨越或门、或门阵列、异或门直接 输出。速度最快。 * GLB的多模式组态 4种组态模式在同一个GLB中使用，构成多模式组态。 Q3为3乘积项驱动的异或模式，Q2为乘积项的直通模式， Q1为单乘积模式，Q0为个11乘积项驱动的标准模式。 * * * 第五章 可编程逻辑 可编程逻辑器件PLD 现场可编程门阵列FPGA 在系统编程(ISP)技术 可编程逻辑原理图方式设计* 可编程逻辑器件的VHDL文本设计 * PLD概述 电子产品由电子管、晶体管、小中规模集成电路、发展到超大规模集成电路及专用集成电路ASIC ，半导体厂商已难以独立承担设计与制造专用集成电路的任务。 有效方法是由设计师自己设计有特定要求的专用芯片。 为避免体积大、功耗大、可靠性差等问题.出现了由厂商提供适应各种特定要求的可编程逻辑电路（PLD）。 PLD是70年代发展起来的新型逻辑器件，泛指一类由用户编程、配置的逻辑器件。 设计周期短，可在实验室里设计，设计后能立即投入应用。已成为实现数字系统的一