静态时序分析与设计验证讲述.pptVIP

* Output Maximum Delay Maximum Delay from Altera I/O to External Device Represents External Device tsu + Board Delay Constrains Registered Output Path (Max. tco) B tco tsu Altera Device External Device Board Delay tcoB ≤ tCLK - Output Maximum Delay tco Output Maximum Delay CLK CLK * Output Minimum Delay Minimum Delay from Altera I/O to External Device Represents External Device th - Board Delay Constrains Registered Output Path (Min. tco) B tco th Altera Device External Device Board Delay tcoB ≥ Output Minimum Delay tco Output Minimum Delay CLK CLK * Inout Delay Input max delay = max trace delay for data + tco of external device – min trace delay for clock Input min delay = max trace delay for data + tco of external device – max trace delay for clock Output max delay = max trace delay for data + tsu of external device – min trace delay for clock Output min delay = min trace delay for data –th of external device – max trace delay for clock * * * * * * * Relative to REG2 * Relative to REG2 * Relative to REG2 * Relative to REG2 * Relative to REG2 * * “Double-clocking” is when data arrival time is so low when compared to the clock arrival time that it is clocked through two subsequent register stages during one clock cycle * * * Note: * * tsu （时钟建立时间） 在触发寄存器计时的时钟信号已经在时钟引脚确立之前，经由 数据输入或使能端输入而进入寄存器的数据必须在输入引脚处 出现的时间长度。 th（时钟保持时间） 在触发寄存器计时的时钟信号已经在时钟引脚确立之后，经由 数据输入或使能端输入而进入寄存器的数据必须在输入引脚处 保持的时间长度。 * * * * * * ? 2006 Altera Corporation - Confidential ? 2005 Altera Corporation ? 2006 Altera Corporation - Confidential  静态时序分析基础 时序分析概念 时序分析的目的 对设计进行时序的检查与分析 使设计满足时序要求 提高时序裕量 为何要进行时序分析？ 器件本身固有延时 互连线的延时 * 时序分析的类型 静态时序分析– Static Timing Analysis 套用特定的时序模型，针对特定电路分析其是否违反设计者给定的时序限制。STA是一种穷尽分析方法,用以衡量电路性能。它提取整个电路的所有时序路径,通过计算信号沿在路径上的延迟传播找出违背时序约束的错误,主要是检查建立时间和保持时间是否满足要求,而它们又分别通过对最大路径延迟和最小路径延迟的分析得到。静态时序分析的方法不依赖于激励,且可以穷尽所有路径,运行速度很快,占用内存很少 动态时序分析– Dynamic Timing Analysis 主要指的是门级仿真，这种方法主要应用在异步逻辑、多周期路径、错误路径的验证, 根据输入信号的向量进行动态的时序验证， * 静态时序分析 衡量电路性能的分析技术 对所有