StratixIV器件介绍.doc

Stratix IV器件Stratix IV器件系列概述Stratix IV E FPGA：具有高达813,050个逻辑单元，33294KbRAM和1288个18x18bit乘法器 Stratix IV GX收发器FPGA—具有高达531200个LE,27376KbRAM,1288个18x18-bit乘法器和48个运行在8.5Gbps的全双工基于时钟数据恢复(CDR)的收发器 Stratix IVGT—具有高达531200个LE,27376KbRAM,1288个18x18bit乘法器和48个运行在11.3Gbps的全双工基于CDR的收发器 二、Stratix IV FPGA架构和I/O特性 Ⅰ、器件核心特性 Stratix IV GX和GT中的高达531200个LE和Stratix IVE中的高达813050个LE,有效地封装在独特创新的自适应逻辑模块中(ALM) 每个逻辑阵列模块(LAB)上的10个ALM实现了更快的性能、提高了逻辑利用率并优化了布线 可编程功耗技术包括多种工艺、电路和体系结构优化与创新 可编程功耗技术用于选择功耗驱动编译来降低静态功耗 Ⅱ、嵌入式存储器 640bitMLAB，9KbM9K，144KbM144K 高达33294Kb嵌入式存储器运行在高达600MHz的速度 每一个存储器模块均可独立地配置成单端口/双端口RAM、FIFO、ROM或者移位寄存器 Ⅲ、数字信号处理(DSP)模块 DSP模块可灵活地配置为具有舍入和饱和性能、最高可运行在600MHz，9×9bit、12×12bit、18×18bit和36×36bit全精度乘法器 内置加法器、减法器和累加单元的合并乘法运算结果实现了更快的操作 支持自适应滤波、桶形转换器和有限和无限脉冲响应(FIR/IIR)滤波器 Ⅳ、时钟网络 经过优化布线的16个全局时钟和88个局域时钟，实现800MHz的最大性能 Ⅴ、PLL 每个器件内置3到12个PLL，支持扩频输入跟踪、可编程带宽、时钟切换、动态重配置和延迟补偿 片上PLL电源稳压器，用于最大程度减少噪声耦合 Ⅵ、I/O特性 每个器件有16到24个模块化I/O bank，每个bank有24到48个I/O，通过设计和封装实现最佳的同步开关噪声(SSN)性能和移植能力 单端I/O具有自动校准功能的片上串行(RS)和片上并行(RT)匹配电阻，而差分I/O具有片上差分RD)匹配电阻 高速LVDSI/O具有可编程发送器的差分输出电压(VOD)和预加重 三、Stratix IV器件中的逻辑阵列模块和自适应模块 LAB由自适应逻辑模块(ALM)构成，通过配置这些ALM能够实现逻辑功能、算术功能和寄存器功能 1.逻辑阵列模块：每个LAB均由十个ALM、各种进位链、共享算术链、LAB控制信号、本地互联和寄存器链连接线组成。本地互联的ALM之间互相传输信号在同一LAB中。直接链接互联使LAB能够驱动到与LAB左右相邻的本地互联中。寄存器链连接将ALM寄存器的输出传输到LAB中相邻的ALM寄存器中 2.自适应逻辑模块：每个ALM均包含了多种以LUT为基础的资源，可从自适应LUT(ALUT)和两个寄存器的组合来划分。通过使用这两个组合ALUT的8个输入，一个ALM能够实现这两个功能的各种组合。这一自适应性使ALM完全向后兼容4输入LUT体系结构。一个ALM也能够通过6个输入和某些7输入功能来实现任意功能 3.ALM操作模式：①标准模式(Normal)；②扩展LUT式(ExtendedLUT)；③算术模式(Arithmetic)；④共享算术模式(SharedArithmetic)；⑤LUT寄存器模式(LUT-Register) 四、Stratix IV器件中的DSP模块 Ⅰ、每一个Stratix IV器件均内嵌2到7列的DSP模块，有效地实现了乘法、乘加、乘累加(MAC)和动态移位等功能。Stratix IVDSP模块体系结构的特点包括：1.高性能、功耗优化、完善的寄存和流水线的乘法操作；2.支持9位、12位、18位和36位字长；3.支持18位复数乘法；4.有效地支持浮点运算格式(24位的单精度和53位的双精度)；5.内置的加法、减法和累加单元，有效地组合乘积结果；6.级联44位输出总线，在没有外部逻辑支持的情况下将输出结果从一个模块传输至下一个模块;7.级联18位输入总线，以形成滤波应用的抽头延迟线 Ⅱ、Stratix IV DSP模块资源介绍：1.输入寄存器块；2.4个二乘法加法器；3.流水线寄存器块；4.2个第二阶段加法器；5.4个舍入与饱和逻辑单元；6.第二个加法寄存器和输出寄存器块 五、Stratix IV器件中的I/O特性 一、Stratix IV器件的I/O远远超过了上一代FPGA中的I/O带宽。具有共同bank结构的独立的模块