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2017-03-29 发布于北京
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8—1组合逻辑电阻的设计

* * 8.1 组合逻辑设计一、门电路二输入异或门二输入异或门的逻辑表达式如下所示：二输入异或门的逻辑符号如图所示，真值表如下表所示：第8章基于VHDL基本数字电路设计 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. a b y 0 0 0 0 1 1 1 0 1 1 1 0 例:采用行为描述方式设计的异或门（依据逻辑表达式）第8章基于VHDL基本数字电路设计 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY xor2_v1 IS PORT(a,b: IN STD_LOGIC; y: OUT STD_LOGIC); END xor2_v1; ARCHITECTURE behave OF xor2_v1 IS BEGIN y = a XOR b; END behave; 第8章基于VHDL基本数字电路设计 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 例：采用数据流描述方式设计的异或门（依据真值表） LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY xor2_v2 IS PORT(a,b: IN STD_LOGIC; y: OUT STD_LOGIC); END xor2_v2; ARCHITECTURE dataflow OF xor2_v2 IS BEGIN PROCESS (a,b) VARIABLE comb : STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN comb := a b; 第8章基于VHDL基本数字电路设计 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. CASE comb IS WHEN 00= y =0; WHEN 01= y =1; WHEN 10= y =1; WHEN 11= y =0; WHEN OTHERS = y =X; END CASE; END PROCESS; END dataflow; 第8章基于VHDL基本数字电路设计 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 第8章基于VHDL基本数字电路设计 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 二、编码器的设计用一组二进制代码按一定规则表示给定字母、数字、符号等信息的方法称为编码，能够实现这种编码功能的逻辑电路称为编码器。第8章基于VHDL基本数字电路设计 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd.