实验7 计时电路设计精要.doc

实验7 计时电路（数字钟）设计 实验目的 通过计时电路设计，让学生学习较复杂的数字系统的VHDL文本输入法和原理图输入设计法相结合的设计方法。 实验内容 计时电路原理如图1所示。计时电路的结构主要有3万分频器CLKGEN、十进制计数器CNT10和六进制计数器CNT6。设计中需要获得一个比较精确的100HZ（周期为1/100秒）计时脉冲。将3MHZ的输入频率送到CLKGEN进行3万分频后，使得到100HZ的频率由NEWCLK输出。将NEWCLK输出信号经过2个十进制计数器CNT10分频，得到1秒进位输出。1秒进位输出经过CNT10和CNT6构成的60分频器分频后，得到00～59秒的输出DOUT[7..4]和DOUT[3..0],并产生1分钟进位输出。1分钟进位输出经过由CNT10和CNT6构成的60分频器分频后，得到00～59分钟的输出DOUT[15..12]和DOUT[11..8],并产生1小时的进位输出。1小时进制输出经过24分频器CNT24分频后，经过LED7S24译码器译码后得到00～23小时输出DOUT[23..20]和DOUT[19..16]。 另外计时电路用CLR作为清除信号，当CLR=1时，计时电路记录的时间被清除。JS是用来校“小时”时间的输入端，JF是用来校“分”的输入端，JM是用来校“秒”的输入端。 编辑计时系统电路的原理图 由图1所示计时电路原理图可知，计时系统电路设计需要3万分频器CLKGEN、十进制计数器CNT10、六进制计数器CNT6、24计数器CNT24和24小时译码器LED7S24。为此我们需要编写上述部件的VHDL的源程序。 图 1 计时电路的电路原理图 ① 编辑计时系统的各个基本部件的VHDL设计文件 --3万分频器的源程序CLKGEN.vhd LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CLKGEN IS PORT(CLK:IN STD_LOGIC; NEWCLK:OUT STD_LOGIC); END CLKGEN; ARCHITECTURE one OF CLKGEN IS SIGNAL CNTER:INTEGER RANGE 0 TO 16#752F#; --16#752F#=29999 BEGIN PROCESS(CLK) BEGIN IF CLKEVENT AND CLK=1 THEN IF CNTER=16#752F# THEN CNTER=0; ELSE CNTER=CNTER+1; END IF; END IF; END PROCESS; PROCESS(CNTER) BEGIN IF CNTER=16#752F# THEN NEWCLK=1; ELSE NEWCLK=0; END IF; END PROCESS; END one; --十进制计数器的源程序CNT10.vhd LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT(CLK,RST,ENA:IN STD_LOGIC; OUTY: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT: OUT STD_LOGIC); END CNT10; ARCHITECTURE one OF CNT10 IS SIGNAL CQI:STD_LOGIC_VECTOR( 3 DOWNTO 0):=0000; BEGIN P_REG:PROCESS(CLK,RST,ENA) BEGIN IF RST=1 THEN CQI=0000; ELSIF CLKEVENT AND CLK=1 THEN IF ENA=1 THEN IF CQI9 THEN CQI=CQI+1; ELSE CQI=0000; END IF; END IF; END IF; OUTY=CQI; END PROCESS p_REG;