复旦数字逻辑基础课件Chapter+3.pdfVIP

第3章 组合逻辑电路 范益波 2014.9 Video Image Processing (VIP) Research Group @ Fudan /vip/ 本章内容 如何利用单一逻辑构建复杂逻辑？ 如何用电路实现加减乘除？ 数字设计需要从“造轮子”开始么？ 是否有多种方式实现同一逻辑？ 重新认识加、减、乘、除 什么是电路的“竞争”和“冒险”？ 本章要求 ?掌握组合逻辑电路的基本分析方法和一般 设计过程 ?掌握常见逻辑模块的功能及其使用 ?掌握实际逻辑电路中冒险现象的形成原理 及其防止方法 2.1 组合逻辑电路的分析 组合逻辑的结构： 组合逻辑 电路 输 入 信 号 输 出 信 号 组合逻辑电路（简称组合电路）任意时刻的输出信号仅取决 于该时刻的输入信号，与信号作用前电路原来的状态无关 无记忆功能 一般分析过程 ? 确定电路结构为组合电路 ? 确定原则：输出唯一由输入确定，信号流是从 输入端流向输出端，即只有信号的单向传输。 ? 逐级分析，或划分模块后分析。得到逻辑表达式 或真值表 ? 分析得到的逻辑表达式或真值表，得出电路的功 能描述 ≥1 ≥1 ≥1 A B A B Y Y1 Y2 A B Y Y1 Y2 Y3 组合逻辑的例：两种异或门结构 例2-1的分析 (p41) 例2-2的分析 (p41) 2-1采用2级或非门，例2-2采用3级与非门. 逻辑门的级数越少，电路延时就越短 半加器 A B Co S 0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0 A B S 1 C o 本例可以看成：一个异或门 (输出S)和一个与门(输出Co) 的合成。 是一个带进位输出的二进制 加法电路。 但是没有考虑低位来的进位。 所以称为“半加器”。 全加器 Ci A B Co S 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 A B S Ci Co Co1 Co2 两个半加器的组合： 加数1＋加数2＋进位＝和， 进位1 “或” 进位2＝进位 一个复杂的例子：代码转换 3 3 2 2 1 1 0 0 3 3 2 3 2 3 2 1 2 1 2 1 0 1 0 1 0 0 : , , , 1: , , , C Y A Y A Y A Y A C Y A Y A A A A Y Y A Y A Y Y A Y A ? ? ? ? ? ? ? ? ? ? ? ? ? 1 1 111 1 1 1 1 1 1 11 11 1 1 C C C C C C A 1 A 2 A 3 A 0 Y 0 Y 3 Y 2 Y 1 1 1 此例的真值表 (C=1) A3 A2 A1 A0 Y3 Y2 Y1 Y0 A3 A2 A1 A0 Y3 Y2 Y1 Y0 0 0 0 0 0 0 0 0 1 0 0 0 1 1 0 0 0 0 0 1 0 0 0 1 1 0 0 1 1 1 0 1 0 0 1 0 0 0 1 1 1 0 1 0 1 1 1 1 0 0 1 1 0 0 1 0 1 0 1 1 1 1 1 0 0 1 0 0 0 1 1 0 1 1 0 0 1 0 1 0 0 1 0 1 0 1 1 1 1 1 0 1 1 0 1 1 0 1 1 0 0 1 0 1 1 1 1 0 1 1 0 1 0 1 1 1 0 1 0 0 1 1 1 1 1 1 0 0 结果： C=0时输出与输入相同；C=1时输入二进制码，输出格雷码 格雷码：参考书p53 常用组合逻辑模块 组合逻辑模块是一些基本的逻辑单元 熟悉组合逻辑模块的结构与功能，可以帮助分析复杂的 逻辑结构 在设计逻辑电路时，可以从逻辑模块出发进行设计 ? 将输入的某种代码（通常为二进制码），转换为事件或 另一种代码输出的过程，称为译码。 ? 转换为事件输出的译码器，是编码器的逆过程。 ? 转换为另一种代码输出的译码器，根据两个代码之间的 关系，可以有各种不同的译码器。 ? 常见的译码器： ? 转换为事件输出的译码器：3-8译码器、等等。 ? 转换为另一种代码输出的译码器：（LED）七段译码器、 BCD译码器、等等。 译码器 3-8译码器（74LS138） Y 3 11 11 11 1 Y 1 Y 0 A 2 S 2 A 0 A 1 Y 2 Y 7 Y 5 Y 4 Y 6 S 3 S 1 S A 2 S 2 A 0 A 1 S 3 S 1 Y 3 Y 1 Y 0 Y 2 Y 7 Y 5 Y 4 Y 6 0 1 2 3 4 5 6 7 1 2 4 EN BIN/OCT 使能相关 2014/11/3 数