实验位十进制频率计原理与设计.docVIP

实验七 4位十进制频率计原理与设计 一、实验目的 深入学习数字系统设计的方法与步骤 设计4位十进制频率计，学习较复杂的数字系统设计方法。 二、实验仪器 PC机，操作系统为Windows2000/XP，本课程所用系统均为WindowsXP，Quartus II 5.1设计平台，GW48系列SOPC/EDA实验开发系统。 三、实验原理 根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的对输入信号脉冲计数允许的信号；1秒计数结束后，计数值锁入锁存器的锁存信号和为下一测频计数周期作准备的计数器清0信号。这3个信号可以由一个测频控制信号发生器产生，即图7-1中的TESTCTL，它的设计要求是，TESTCTL的计数使能信号CNT_EN能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的ENA使能端进行同步控制。当CNT_EN高电平时，允许计数；低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，首先需要产生一个锁存信号LOAD，在该信号上升沿时，将计数器在前1秒钟的计数值锁存进各锁存器REG4B中，并由外部的7段译码器译出，显示计数值。设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。锁存信号之后，必须有一清零信号RST_CNT对计数器进行清零，为下1秒钟的计数操作作准备。其工作时序波形如图7-2。 图7-2 频率计测频控制器TESTCTL测控时序图 图7-1 4位十进制频率计顶层文件原理图 四、实验步骤 1、根据附录7-1、7-2、7-3以及图7-1描述的4位十进制频率计的工作原理，利用Quartus II 5.1对以上三者的程序进行文本编辑输入和仿真测试并根据图7-1，写出频率计的顶层文件，并给出其测频时序波形，及其分析。 2、频率计设计硬件验证。编译、综合和适配频率计顶层设计文件，并编程下载进入目标器件中。本实验目标器件是EP1K30TC144-3，实验电路选择模式0，4个数码管（数码4-1：PIO31-PIO16）显示测频输出；待测频率输入FIN由clock0输入，频率可选4Hz、256HZ . . .或更高；1HZ测频控制信号F1HZ可由clock2输入（用电路帽选选1Hz）。 五、问题讨论与提高 通过改变clock0短路冒来选择不同的频率输入，以观察其输出的变化。 理解和阅读程序，思考能否有更合理的设计方法。 附录： 7-1 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT4B IS PORT (CLK : IN STD_LOGIC; RST : IN STD_LOGIC; ENA : IN STD_LOGIC; OUTY : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT4B; ARCHITECTURE behav OF CNT4B IS SIGNAL CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN P_REG: PROCESS(CLK, RST, ENA) BEGIN IF RST = 1 THEN CQI = 0000; ELSIF CLKEVENT AND CLK = 1 THEN IF ENA = 1 THEN CQI = CQI + 1; END IF; END IF; OUTY = CQI ; END PROCESS P_REG ; --进位输出 COUT=CQI(0) AND CQI(1) AND CQI(2) AND CQI(3); END behav; 7-2： LIBRARY IEEE; --4位锁存器 USE IEEE.STD_LOGIC_1164.ALL; ENTITY REG4B IS PORT ( LOAD : IN STD_LOGIC; DIN : IN STD_LOGIC_VECTOR(3 DOWNTO 0); DOUT : OUT STD_LOGIC_VEC