高速电路设计参考(包含器件选择以及走线)讲义.pdf

高速电路设计规则参考（初稿） 张工 2015/3/8 高速电路完整性分析： 信号完整性是指在电路设计中互连线引起的所有问题，它主要研究互连线的电气特性参 数与数字信号的电压电流波形相互作用后，如何影响到产品性能的问题。主要表现在对时序 的影响、信号振铃、信号反射、近端串扰、远端串扰、开关噪声、非单调性、地弹、电源反 弹、衰减、容性负载、电磁辐射、电磁干扰等。（引用于博士对信号完整性的理解） 同时，归根到底，信号失真源自于信号传输过程的阻抗变化，因此假如一个信号的传输 途径处处阻抗匹配且均衡，这信号的质量可以很好保留，不过实际中不能完全做到，但可以 通过注意这些问题从而是信号质量有所改善，另外在多次阻抗改变和跌落之后信号会出现信 号振铃、信号反射、上冲以及下冲等现象，此时可以通过一些有效的方法避免。 以下将从信号完整性的层面出发，介绍以下一些高速电路的设计规则参考： 一、器件选型及布局 1 电容选型 1.1 不同容值电容搭配 通常情况下有经验的工程师都知道一般电源入口处都会搭配容量大小不一样的 电容进行去耦或储能，但经常一知半解，因为从理论计算，大小电容并联就是两 个电容的容值相加，没有什么作用。不过现实中由于制作工艺以及封装的不同， 不同容值的电容其 ESL和 ESR 是不同的，其谐振频率也不同。 因此在信号频率小于其器件的谐振频率时电容表现出容性，当信号频率大于器件的 谐振频率时电容表现为感性，因此高速电路中大电容常常由于谐振频率较低，表现 出感性特性，此时电路中的电容将被大大削弱了去耦特性。因此通过搭配不同容值 的电容可以在较大范围内满足电路的需求。同时尽量选用小 ESL的电容。 通常设计中可以通过搭配不同数量级的电容改善去耦效果。 1.2 电容封装 同样容量的不同封装形式的电容其谐振频率也不同，通常小封装的电容等效串联电感更 低 ，效串联电感基本相同电容有更低的等效串联电感。某型号陶瓷电容的 ESL 和 ESR 测量值如下： 因此高速电路中尽量选用小封装的器件进行设计。 2 电容的布局 2.1 电容去耦半径和电容的摆放位置 有经验的工程师都会知道电容布局时小电容需要尽量靠近电源入口，大电容就可以 放的远一点，这是因为电容对电源进行去耦时其存在一个去耦范围，即“去耦半径”。超 过该电容的去耦半径时的其将起不到去耦半径。同时大容值的电容的去耦半径大，小电 容的去耦半径小。例如某电路中 0.001UF 的陶瓷电容的去耦半径大概为 2.4 厘米。其去 耦半径大小不仅与器件本身，同时还跟焊接的电路有关，不过起主导作用的是容值。 2.2 降低 EMI 时电容的连线 随着工作频率升高，滤波器件的感抗和PCB线路感抗开始呈现，且频率越高感抗越 大，对供电回路的纹波影响越明显，因此需要选用感抗小的小容量电容提供良好的去 耦。同时还应缩短滤波电容两端到负载的电源与地的距离，尽可能将去耦电容和负载 器件放置在同一层。为降低EMI，也应尽量减小电源线和地回路之间包围的面积。 以下图例都是说明如何设计良好的去耦电路拓扑结构和布线策略。 各种布线方式对去耦质量的影响 二、阻抗控制 1 控制阻抗匹配 只有当高速接口外部的阻抗匹配时，其信号质量才最好。 做法：通过叠层控制好阻抗。 2 阻抗连续 阻抗不连续时会引起反射，从而造成振铃、上冲和下冲等现象，因此需尽量保持连续。 其做法有： a. 保持参考平面连续，高速走线不要靠近参考平面边缘，切勿跨越参考平面分割处。 b. 高速走线尽量避免过孔。 c. 避免走线宽度变化。 d. 避免该高速走线与其它走线以及地线距离太近。 e. 为避免阻抗跌落，在走线连接表贴焊盘时，可以适当的挖空表贴焊盘底下的参考层。 f. …… 三、布线 1. 一般高速走线 信号在传输线中传播时，如果遇到特性阻抗不连续，就会发生反射。反射可能发生 在传输线的末端，拐角，过孔，元件引脚，线宽变化，T 型引线等处。总之，无论什么 原因引起了传输线的阻抗发生突变，就会有部分信号沿传输线反射回源端。因此，高速 走线时需要依据一下规则： a. 保持阻抗匹配及连续，一般为 50ou阻抗匹配。 b. 避免直角以及锐角，尽量避免过孔，避免跨越电源分割处。 c. 需要等长时，优先采用长蛇形走线，避免过多拐弯。 d. 同一根信号线连接多个器件时需要设置好其拓扑，例如 T 型、树型、菊花链等拓扑 结构，充分了解好其拓扑设计规范，例如 T型拓扑在分支等长时信号反射最小，质 量最好等情况。 e. 走线和走线之间的间距至少需满足 2W原则，最好能有 3W，避免窜扰。不过这个 是比较模糊的定性分析，真正在信号完整性层面分析时其间距需由走线和参考平面 的距离