第5章节锁存器与触发器[h].pptVIP

5.1时序电路基本逻辑单元概述 5.1.1时序电路基本逻辑单元及特点 组合电路 ：某一时刻的输出完全取决于当时的输入信号，与电路原来的状态无关，即它们没有记忆功能。 时序电路 ：某一时刻的输出不仅取决于当时的输入信号，还与电路原来的状态有关，即它们具有记忆功能。 例：已知维持—阻塞D触发器的输入波形，画出输出波形图，Q的初始状态为0。 5.2.3 D锁存器 1.电路结构与工作原理 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 2）特性方程 3）状态图 3.动作特点 在CP有效时，锁存器的状态与输入端D的值相一致，这时称锁存器为“打开”，并且从D输入端到Q输出端的通道是“透明的”。因此，D锁存器常被称为透明锁存器。 当CP输入无效时，锁存器就锁存原来的值而不再对D端的输入做出任何响应。 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 5.3 主从触发器 (master/slave flip-flop) 触发 ：时