第5章——数字系统的高级设计与综合1分解.ppt

5.1.1 逻辑推理 1.if/else和case结构---特权与并行性 If语句综合后的电路图 If语言优化后电路图 Case语句综合后电路图 Case语言布局布线优化后电路图 2 完全条件 多控制分支 5.1.2 陷阱 1 阻塞与非阻塞 Bad coding style For循环 例5-13.例5-14 例5-15 例5-16 例5-17例5-18 例5-19 例5-20 5.4 数字系统综合 资源优化--逻辑优化 parameter tb = 12’b100110111001; always @(posedge clk) begin if(clk) begin ta=ma; mc=ta * tb; end ; end 资源优化--串行化 yout= a0 × b0 + a1 × b1 + a2 × b2 + a3 × b3 always @(posedge clk) begin if(clk) yout = ((a0*b0)+(a1*b1))+((a2*b2)+(a3*b3)); end 串行化：将原来占用资源巨大、单个时钟周期内完成的并行执行的任务逻辑块分割，提取相同的逻辑功能，在时间上反复调用，在多个时钟周期内完成相同功能。 缺点：工作速度被降低。 资源优化--串行化 yout= a0 × b0 + a1 × b1 + a2 × b2 + a3 × b3 速度优化--流水线设计 未使用流水线 使用流水线 流水线工作图示 速度优化--流水线设计 速度优化--寄存器配平 不合理的结构 最大工作频率取决于T1，及最大的延时模块，从而导致整体性能受限。 寄存器配平的结构 将“组合逻辑1”的部分逻辑转移到“组合逻辑2”中，减少延时T1 速度优化--寄存器配平 复位对寄存器平衡的影响 ： 当有许多其它的优化时，复位可能直接影响综合工具利用寄存器平衡的能力。明确地，如果要求两个触发器组合来平衡逻辑负载，这两个触发器必须有相同的复位状态。例如，一个有同步复位，另一个有异步复位（一般是差的设计实践），或者一个有置位，另一个有复位，二者是不能组合的，寄存器平衡不会有效果。 速度优化--寄存器配平 速度优化--关键路径法 关键路径示意 关键路径:设计输入到输出经过的延时最长的逻辑逻路径。 5.2.4 有限状态机编译 有限状态机（FSM）编译指的是在RTL级自动识别有限状态机，并需要为速度/面积约束重新编码。这意味着只要利用标准的状态机结构，在RTL级的准确编码是不重要的。由于用标准方式编码的状态机的规则结构，综合工具可以方便地提取状态传输和输出关系，并变换状态机使给定的设计和一组约束更加优化 。 二进制和顺序编码将与状态表示中的所有触发器有关，因此状态解码是必须的。 对每个状态设置一个唯一的位可实现一个有效（one-hot）编码。采用这个编码，没有状态译码，状态机通常运行更快。缺点是一个有效（one-hot）编码一般要求更多的寄存器。 状态编码 状 态 顺序编码 一位热码编码 STATE0 000 100000 STATE1 001 010000 STATE2 010 001000 STATE3 011 000100 STATE4 100 000010 STATE5 101 000001 编码方式 状态编码 parameter idle = 8 a = 8 b = 8 c = 8 d = 8 e = 8 f = 8 g = 8 h = 8 ... 5.3 数字系统的同步设计 数字系统的输入时钟是周期信号，它控制同步器件中全部时序特性。正时钟脉冲的脉冲上升沿形成由0到1的瞬时转换，而负时钟脉冲的瞬时转换是由1到0的下降沿。 5.3.1 同步设计基本原理 由统一的时钟控制一系列的逻辑门和寄存器等实现对数字系统的操作，称为同步逻辑 。 为了保证时钟信号到达每个寄存器的延时一致，分配时钟信号必须考虑到几点： (1)从参考时钟到存储元件只允许一个路径存在； (2)不主张利用时钟分频器； (3)不允许时钟信号的任何逻辑组合； (4)只有在无竞争冒险的方式下选