讲异步计数器.pptVIP

第 17 讲 课时授课计划 课 程 内 容 Digital Logic Circuit 第17讲 异步计数器 Anhui University of Technology 安徽工业大学计算机学院 内容：异步计数器 1）异步二进制计数器 2）异步十进制加法计数器 3）集成异步计数器 目的与要求： 1. 掌握计数器的概念、分类。 2. 掌握异步二进制计数器的设计思想、电路结构、工作原理、逻辑功能。 3. 了解异步十进制计数器的分析方法、逻辑功能描述。 4.掌握74LS290的逻辑功能、应用（级联法、反馈归零法）。 重点与难点： 1. 计数器的逻辑功能描述，特别是时序图。 2. 基本概念：计数器、模、分频器。 3. MSI 74LS290的逻辑功能、应用（级联法、反馈归零）。 4. 异步置0和置9功能的正确理解 。 课堂讨论： 1. 异步二进制计数器的设计思想？ 2. 若考虑延迟时间，异步计数器的状态从1111 →0000的过程？ 现代教学方法与手段： 大屏幕投影 复习（提问）： 1. 怎样由JK 、D触发器实现T′触发器？ 2. 二进制加法的进位规则？ 计数器 一、计数器：用来统计输入计数脉冲CP个数的电路。 计数器的“模”（M）：计数器累计输入脉冲的最大数目。即电路的有效状态数。 如若M=6，则称为6进制计数器。 二、计数器的分类 1.按计数进制分 二进制计数器：按二进制数运算规律进行计数的电路。 十进制计数器：按十进制数运算规律进行计数的电路。 任意进制计数器：上述两种计数器之外的其它进制计数器的统称。如五进制计数器、六十进制计数器等。 2.按计数增减分 加法计数器：随着计数脉冲的输入作递增计数的电路。 减法计数器：随着计数脉冲的输入作递减计数的电路。 加/减计数器：在加/减控制信号作用下，可递增计数也可递减计数的电路。又称为可逆计数器。 3.按计数器中触发器翻转是否同步分 异步计数器：计数脉冲只加到部分触发器的时钟脉冲输入端上，而其它触发器的触发信号则由电路内部提供，应翻转的触发器状态更新有先有后的计数器。 同步计数器：计数脉冲同时加到所有触发器的时钟脉冲输入端，使应翻转的触发器同时翻转的计数器。 显然，同步计数器的计数速度要比异步计数器快得多。 一、异步计数器 复习提问： 1）怎样由JK触发器、D触发器实现T’触发器？ 2）二进制的进位规则？ 因此各触发器应满足两个条件（加计数） 1）每当CP有效触发沿到来时，触发器翻转一次。 2）只有当低位触发器Q由1 →0（下降沿）时，向高位CP端输出一个进位信号（有效触发沿），高位触发器翻转，计数加1。 逢二进一 借一当二 3位二进制异步加法计数器 状态图 选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。 输出方程： 时钟方程： 时序图 FF0每输入一个时钟脉冲翻转一次， FF1在Q0由1变0时翻转， FF2在Q1由1变0时翻转。 3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿，所以3个触发器都应接成T＇型。 驱动方程 电路图 3位二进制异步减法计数器 状态图 选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。 输出方程： 时钟方程： 时序图： FF0每输入一个时钟脉冲翻转一次。 FF1在Q0由0变1时翻转。 FF2在Q1由0变1时翻转。 3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿，所以3个触发器都应接成T＇型。 驱动方程： 电路图： 二进制异步计数器 级间连接规律 4位集成二进制异步加法计数器74LS197 ①CR=0时异步清零。 ②CR=1、CT/LD=0时异步置数。 ③CR=CT/LD=1时，异步加法计数。若将输入时钟脉冲CP加在CP0端、把Q0与CP1连接起来，则构成4位二进制即16进制异步加法计数器。若将CP加在CP1端，则构成3位二进制即8进制计数器，FF0不工作。如果只将CP加在CP0端，CP1接0或1，则形成1位二进制即二进制计数器。 选用4个CP上升沿触发的D触发器，分别用FF0、FF1、FF2 、FF3表示。 状态图 输出方程：