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PCB 高速时钟线处理高速时钟线处理高速时钟线处理高速时钟线处理 2 时钟线 的处理 2.1)建议先走时钟线。 2.2)频率大于等于 66M 的时钟线，每条过孔数不 要超过 2 个，平均不得超过 1.5 个。 2.3)频率小于 66M 的时钟线，每条过孔数 不要超过 3 个，平均不得超过 2.5 个 2.4)长度超过 12inch 的时钟线，如果频率大 于 20M，过孔数不得超过 2 个。 2.5)如果时钟线有过孔，在过孔的相邻位置， 在第二层（地层）和第三层（电源层）之间加一个旁路电容、如图 2.5-1 所示， 以确保时钟线换层后，参考层（相邻层）的高频电流的回路连续。旁路电容所在 的电源层必须是过孔穿过的电源层，并尽可能地靠近过孔，旁路电容与过孔的间 距最大不超过 300MIL。图 2.5-1 过孔处的旁路电容 2.6)所有时钟线原则上不可 以穿岛。下面列举了穿岛的四种情形。 2.6.1) 跨岛出现在电源岛与电源岛之间。 此时时钟线在第四层的背面走线，第三层(电源层)有两个电源岛，且第四层的走 线必须跨过这两个岛，如图 2.6-1 所示。 2.6.2) 跨岛出现在电源岛与地岛之间。 此时时钟线在第四层的背面走线，第三层(电源层)的一个电源岛中间有一块地 岛，且第四层的走线必须跨过这两个岛。如图 2.6-2 所示。 2.6.3) 跨岛出现在地 岛与地层之间。此时时钟线在第一层走线，第二层(地层)的中间有一块地岛，且 第一层的走线必须跨过地岛，相当于地线被中断。如图 2.6-3 所示。 2.6.4) 时钟 线下面没有铺铜。若条件限制实在做不到不穿岛，保证频率大于等于 66M 的时 钟线不穿岛，频率小于 66M 的时钟线若穿岛，必须加一个去耦电容形成镜像通 路。以图 6.1 为例，在两个电源岛之间并靠近跨岛的时钟线，放置一个 0.1UF 的 电容。 2.7)当面临两个过孔和一次穿岛的取舍时，选一次穿岛。 2.8)时钟线要 远离 I/O 一侧板边 500MIL 以上，并且不要和 I/O 线并行走，若实在做不到，时 钟线与 I/O 口线间距要大于 50MIL。 2.9)时钟线走在第四层时，时钟线的参考层 （电源平面）应尽量为时钟供电的那个电源面上，以其他电源面为参考的时钟越 少越好，另外，频率大于等于 66M 的时钟线参考电源面必须为 3.3V 电源平面。 2.10)时钟线打线时线间距要大于 25MIL。 2.11)时钟线打线时进去的线和出去的 线应该尽量远。尽量避免类似图 A 和图 C 所示的打线方式，采用类似图 B 和图 D 的打线方式，若时钟线需换层，避免采用图 E 的打线方式，采用图 F 的打线 方式。 2.12) 时钟线连接 BGA 等器件时，若时钟线换层，尽量避免采用图 G 的 走线形式,过孔不要在 BGA 下面走,最好采用图 H 的走线形式。 2.13) 注意各个 时钟信号，不要忽略任何一个时钟，包括 AUDIO CODEC 的 AC_BITCLK，尤 其注意的是 FS3-FS0,虽然说从名称上看不是时钟，但实际上跑的是时钟，要加以 注意。 2.14) Clock Chip 上拉下拉电阻尽量靠近 Clock Chip。 36、对于全数字信号的 PCB，板上有一个 80MHz 的钟源。除了采用丝网（接 地）外，为了保证有足够的驱动能力，还应该采用什么样的电路进行保护？ 确 保时钟的驱动能力，不应该通过保护实现，一般采用时钟驱动芯片。一般担心时 钟驱动能力，是因为多个时钟负载造成。采用时钟驱动芯片，将一个时钟信号变 成几个，采用点到点的连接。选择驱动芯片，除了保证与负载基本匹配，信号沿 满足要求（一般时钟为沿有效信号），在计算系统时序时，要算上时钟在驱动芯 片内时延。 1. 在实际设计中建议使用实体地和电源层，避免电源和地被 分割，这种分割可能导致复杂的电流环路。电流环路越大辐射也越大，所以必须 避免任何信号尤其是时钟信号在分割地上布线。 2.将时钟驱动器布局在电路板 中心位置而不是电路板外围。将时钟驱动器放置在电路板外围会增加磁偶极矩 (magnetic dipole moment)。 3.为了进一步降低顶层时钟信号线的 EMI，最好是在 时钟线两侧并行布上地线。当然，更好将时钟信号布在地层与电源层之间的内部 信号层上。 4.时钟信号使用 4mil 到 8mil 的布线宽度，由于窄的信号线更容易增 加高频信号衰减，并降低信号线之间的电容性耦合。 5.由于直角布线会增加布 线电容并增加阻抗的不连续性，从而导致信号劣化，所以应该尽量避免直角布线 和 T 型布线。 6.尽量满足阻抗匹配。绝大多数情况下，阻抗不匹配会引起反射， 而且信号完整性也主要取决于阻抗匹配。 7.时钟信号布线不能并行走得太长，