eda次实验译码器.docVIP

实验二 组合逻辑电路的VHDL模型实验 实验目的 掌握组合逻辑和时序逻辑电路的设计方法。 掌握组合逻辑电路的静态测试方法。加深FPGA设计的过程，并比较原理图输入和文本输入的优劣。 了解通用同步计数器，异步计数器的使用方法。 理解积分分频器的原理。 硬件要求 拨位开关、FPGA主芯片EP1K30QC208、LED显示模块 实验原理 译码器是输入数码和输出数码之间的对应关系，也就是说，“输入码和输出码之间的对应表”这应该算是设计译码器的必须条件。 译码器常用来做码和码之间的转换器，也常被用于地址总线或用作电路的控制线。 例如下面为常见的3×8译码器的真值表： A0 A1 A2 Y0Y1Y2Y3Y4Y5Y6Y7 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 实验中可根据需要，为3×8译码器加入使能控制脚。 一般的分频器可获得的分频频率种类分布不均匀，积分分频，能比较好的解决这个问题。 1、分频结果＝来源频率×N/（2?－1）; 2、频率波形不均匀。 四、实验内容及步骤 本实验内容是完成38译码器和5/8分频器的设计，然后将3×8译码器的结果在实验箱上实现，5/8分频器则能正确仿真、显示，实验步骤如下： 1、编写3×8译码器的VHDL代码。 2、用MaxPlusII对其进行编译仿真。 3、在仿真确定无误后，选择芯片ACEX1K EP1K30QC208。 4、给芯片进行管脚绑定，在此进行编译。 5、根据自己绑定的管脚，在实验箱上对键盘接口、显示接口和FPGA之间进行正确连线。 6、给目标板下载代码，在开关输入键值，观看实验结果。 7、编写5/8分频器的VHDL代码。 8、用MaxPlusII对其进行编译仿真。 9、使用WaveForm进行波形仿真。 五、程序代码 1. 38译码器 library ieee; use ieee.std_logic_1164.all; entity a3toy8 is port (en:in std_logic; a:in std_logic_vector(2 downto 0); b:in std_logic_vector(2 downto 0); y:out std_logic_vector(7 downto 0); YM: out std_logic_vector(7 downto 0)); end entity a3toy8; architecture a3y8 of a3toy8 is signal t:std_logic_vector(3 downto 0); signal v:std_logic_vector(3 downto 0); begin t = en a(2 downto 0); process(t(3 downto 0)) begin case t(3 downto 0) is when 1000 = Y(7 downto 0) = when 1001 = Y(7 downto 0) = when 1010 = Y(7 downto 0) = when 1011 = Y(7 downto 0) = when 1100 = Y(7 downto 0) = when 1101 = Y(7 downto 0) = when 1110 = Y(7 downto 0) = when 1111 = Y(7 downto 0) = when others = Y(7 downto 0) = end case; end process; v = t; process(v(3 downto 0)) begin case v(3 downto 0) is WHEN 1000 = YM(7 downto 0) = WHEN 1001 = YM(7 downto 0) = WHEN 1010 = YM(7 downto 0) = WHEN 1011 = YM(7 downto 0) = W