MOSFET产品上线失效原因初探讲义.doc

表面贴装MOSFET 产品上线高失效原因初探 摘要：随着MOSFET 产品小型化趋势，产品封装形式由原先的TO-220为主，逐步转换成TO-252（D-PAK） 等小型贴装封装形式，SMT（表面贴装器件）大量应用于MOSFET 器件产品封装，另一方面随着ROHS （《电气、电子设备中限制使用某些有害物质指令》）环保法令的实施，组装厂商普遍采用无铅工艺，组装温度由原先的220℃~230℃,提升至250℃~260℃,对原器件可靠性提出了严峻的挑战。稍有疏忽，将导致MOSFET 产品大量的上线失效。本文通过笔者曾参与的一次产品售后技术服务，对MOSFET 产品上线失效原因进行初步探讨。芯片破裂是MOSFET 产品早期失效的，其失效模式、失效机理亟待深入研究。本文分析了芯片碎裂的失效模式和机理，并结合实际制造工艺以及失效分析实例，就硅片减薄、划片、及工艺对芯片碎裂的影响进行深入探讨。） 图1：红色区域为离层现象 经过对失效产品进行解剖，发现失效芯片内部已对裂，详见图2、图3： 图2：红圈区域为裂纹 图3：芯片取下后呈断裂状 解剖结果与电参数失效项目完全吻合，表明产品经过表面贴装，在高温的影响下，芯片破裂导致电参数失效。这是一个非常典型的因封装未解决应力问题而引起芯片破裂最终导致产品失效的案例。 芯片碎裂芯片碎裂是硅器件的一种失效模式，约占早期失效总数的1％，而对于薄芯片，芯片碎裂则占其失效。虽然，通过改进封装设计、限制器件使用环境可以有效地防止芯片碎裂引起的器件失效，但即使在良好的设计、合格的制造工艺以及规范的使用环境下，依然存在着一定的芯片碎裂几率。随着器件可靠性级别和系统复杂程度的不断提高，十分有必要对芯片碎裂失效机理加以进一步的研究。 芯片碎裂芯片碎裂是由造成的，脆弱耗散应力芯片碎裂产生的原因随具体情况而不同：硅片前道工艺中的外延层淀积、扩散和离子注入、氧化、退火、淀积形成欧姆接触、金属内连、钝化层淀积：硅片后道工艺中的机械减薄(研磨、抛光)、化学减薄(湿法或者干法刻蚀)、背面金属层淀积；封装工艺中的划片、、压焊、塑封等都将会产生或影响硅片／芯片的应力。其中，减薄、、压焊、塑封是产生芯片碎裂隐患的主要工序。更为严重的是，一般在工艺过程中观察不到碎裂现象，只有经过热固化或者器件热耗散时的瞬时加热，由芯片和封装材料热膨胀系数存在差异或者使用中受外界应力作用，芯片碎裂才会最终显现。例如：穿过结的裂纹可能导致短路或者漏电，裂纹也可能全部或者部分截断电路。最为致命的是，裂纹引起的这些效应只有热或者电流通过时才会显现，而标准的电测试则根本无法检测到这些失效） 离层的机理 产生离层的工序是塑封工序，导致离层的因素主要为两个：一是芯片与封装树脂、芯片与装片焊料、引线框架材料与封装树脂等之间的热膨胀系数不匹配使产品瞬间受热时内部产生巨大应力，导致分层；二是封装树脂耐湿性差，产品吸湿。当封装体在环境温度剧变时，内部水分急剧汽化，当蒸汽压力大于封装树脂与芯片、载片以及框架表面之间的粘接力，以致于使它们的界面之间出现剥离现象，严重时还会导致封装树脂或芯片出现裂纹，此种情况一般在表面贴装器件波峰焊接时较为常见，俗称“爆米花”效应。 见下图，红色区域表明有严重离层发生。 离层的有效控制 离层在产生的同时对芯片表面形成较大的剪切力，当于剪切力大于芯片强度时，芯片的破裂就产生了。因此如何有效控制表面贴装MOSFET产品封装及波峰焊接过程中离层的产生,是降低产品上线早期失效的一个关键。为此国际JEDEC（电子工程设计发展联合会议）组织制订了《JESD22-A111》控制标准，可作为实际生产控制与检验标准。 （《JESD22-A111》全称为“Evaluation Procedure for Determining Capability to Bottom Side Board Attach by Full Body Solder Immersion of Small Surface Mount Solid State Devices” 中文解释为“评价决定表面贴装类产品浸入焊料性能的程序”） 同时正确地选用各种封装材料，特别注意选用低应力的高温装片焊料、选用低应力高耐湿性的塑封料、注意引线框架的选材和设计均是封装工艺工程师所需要重点研究的项目。 芯片强度 芯片强度是研究芯片碎裂的重要参数。芯片强度各不相同，只有强度最低的才最容易碎裂失效。此外，强度分布范围很广，那些最“脆弱”的芯片碎裂时候的强度只相当于芯片平均强度的几分之一。因此只需设法将最“脆弱”芯片的强度提高或者予以剔除，就能从根本上提高芯片整体强度。给出了工艺应力与芯片强度的大致分布，两者重叠区域表示可能发生芯片碎裂。 硅和其它半导体材料属于高