EDA技术及应用实验安排.ppt

* * EDA 技术及应用 实验安排 实验一： 八位全加器的设计 要求： 1、用VHDL设计四位半加器模块。 2、用图形方式构成八位全加器的顶层文件。 3、完成八位全加器的功能和时序仿真。 4、熟悉MAX+PLUS II 开发系统，初步掌握 EDA 技术的设计流程。 实验二： 1、具有清除端、使能端，计数范围为0-999 的计数器设计。输出为8421BCD码。 2、8421BCD码 ---七段LED译码显示电路设计。 要求： 1、用VHDL设计上述两个电路，用元件例化的 方式实现顶层设计。 2、完成功能仿真和时序仿真。 3、对设计结果进行时间分析（延迟、建立保 持时间和最高工作频率） 5、检查管脚情况，并进行手动分配。 4、掌握VHDL设计的基本方法，进一步熟悉 MAX+PLUSII 的使用。 设计参考： 1、七段数码管显示驱动电路 输入 “0”：译码值“011，1111”，3F 输入 “1”：译码值“000，0110”，06 输入 “2”：译码值“101，1011”，5B a b c d e f g 输入 “3”：译码值“100，1111”，4F 输入 “4”：译码值“110，0110”，66 输入 “5”：译码值“110，1101”，6D 输入 “6”：译码值“111，1101”，7D 输入 “7”：译码值“000，0111”，07 输入 “8”：译码值“111，1111”，7F 输入 “9”：译码值“110，1111”，6F 注意：译码值的高位和低位的选择与接线的顺序相关 g a 2、计数、显示电路 999 计数器 显示译码电路1 显示译码电路2 显示译码电路3 数码管1 数码管2 数码管3 百位 十位 个位 [3..0] [3..0] [3..0] [6..0] [6..0] [6..0] clear en clk 实验三： 扫描显示电路设计 要求： 1、了解实验系统箱中数码管显示模块及时钟 模块的工作原理，学习使用实验系统箱。 2、设计显示信号选择及扫描控制电路。 3、将实验二中的计数值用数码管显示出来。 4、将设计结果下载到实验箱中，按设计模块 连线，并检查设计结果。 1、实验箱中的数码管显示模块 1）8位数码管 2）显示信号输入： 输入信号为7段显 示译码电路的输 出信号，对应为： a b c d e f g和 Dp。 3）数码管选择信号 某一个时刻那一个 数码管显示由选择 信号SEL[3..0] 决 定。 第一位 第二位 · · · · · · 第八位 LED数码管显示关系 8位亮 0 0 0 7位亮 1 0 0 6位亮 0 1 0 5位亮 1 1 0 4位亮 0 0 1 3位亮 1 0 1 2位亮 0 1 1 1位亮 1 1 1 SEL0 SEL1 SEL2 数码管状态 选择信号状态 SEL脚悬空为高电平。 2、实验箱中的数字时钟模块 1）CLK0由跳线JP7 设置。 2）CLK1由JP1和JP8设置。 CLK1=20*F_SEL1*CLK1 MHz 3）CLK2由JP1、JP2和JP9设置。 CLK2=20*F_SEL1*F_SEL2 *CLK2 MHz 4）CLK3由JP1、JP2、JP3和 JP10完成设置。 CLK3=20*F_SEL1*F_SEL2 *F_SEL3*CLK3 MHz 5）类推： CLK4=20*F_SEL1*F_SEL2 *F_SEL3*F_SEL4*CLK4 MHz CLK5=20*F_SEL1*F_SEL2 *F_SEL3*F_SEL4*F_SEL5*CLK5 MHz 接实验箱 的Sel 扫描时钟CLK_D的选择： 为使显示的计数值的可视度较好，扫描时钟CLK_D25Hz，且大于3倍的计数器频率。 实验四： 8位数字频率计的设计及实现 一、要求： 1、用VHDL完成 8位数字频率计的设计，并完 成对设计电路的时序仿真。 2、频率测量范围：0 -Hz 3、基准频率：20 MHz、10MHz、5MHz可选。 4、用实验系统箱实现该频率计，并用数码管 显示所测的频率值。 5、对频率计