高性能数字信号处理TMS20LF2407A及应用高性能数字信号处理TMS320LF2407A及应用.docVIP

高性能数字信号处理器TMS320LF2407A及应用数字信号处理器（DSP）已经发展了20多年，最初仅在信号处理领域内应用。近年来， 随着半导体技术的发展，其高速运算能力使很多复杂的控制算法和功能得以实现，同时将实时处理能力和控制器的外设功能集于一身，在控制领域内也得到很好的应 用。数字控制系统克服了模拟控制系统电路功能单一、控制精度不高的缺点，它抗干扰能力强，可靠性高，可实现复杂控制，增强了控制的灵活性。 TMS320LF2407A 是美国TI公司推出的新型高性能16位定点数字信号处理器，它专门为数字控制设计，集DSP的高速信号处理能力及适用于控制的优化外围电路于一体，在数字 控制系统中得以广泛应用 [1]。本文介绍其体系结构、功能特性及其在控制领域中的应用，为数字控制系统的设计提供参考。 2 体系结构和功能特性 2.1 系统组成 TMS320LF2407A系统组成包括：40MHz、40MIPS的低电压3.3V　CPU、片内存储器、事件管理器模块、片内集成外围设备[2]。其体系结构框图如图1所示。 2.2 CPU及总线结构 TMS320LF2407A 的CPU是基于TMS320C2XX的16位定点低功耗内核。体系结构采用四级流水线技术加快程序的执行，可在一个处理周期内完成乘法、加法和移位运算。 其中央算术逻辑单元（CALU）是一个独立的算术单元，它包括一个32位算术逻辑单元（ALU）、一个32位累加器、一个16×16位乘法器（MUL）和 一个16位桶形移位器，同时乘法器和累加器内部各包含一个输出移位器。完全独立于CALU的辅助寄存器单元（ARAU）包含八个16位辅助寄存器，其主要 功能是在CALU操作的同时执行八个辅助寄存器（AR7至AR0）上的算术运算。两个状态寄存器ST0 和ST1用于实现CPU各种状态的保存。 TMS320LF2407A 采用增强的哈佛结构，芯片内部具有六条16位总线，即程序地址总线（PAB）、数据读地址总线（DRAB）、数据写地址总线（DWAB）、程序读总线 （PRDB）、数据读总线（DRDB）、数据写总线（DWEB），其程序存储器总线和数据存储器总线相互独立，支持并行的程序和操作数寻址，因此CPU的 读/写可在同一周期内进行，这种高速运算能力使自适应控制、卡尔曼滤波、神经网络、遗传算法等复杂控制算法得以实现。 2.3 存储器配置 TMS320LF2407A地址映象被组织为三个可独立选择的空间：程序存储器（64K）、数据存储器（64K）、输入/输出（I/O）空间（64K）。这些空间提供了共192K字的地址范围。 其片内存储器资源包括：544字×16位的双端口数据/程序DARAM、2K字×16位的单端口数据/程序SARAM、片内32K×16位的Flash程序存储器、256字×16位片上Boot ROM、片上Flash/ROM具有可编程加密特性。 TMS320LF2407A的指令集有三种基本的存储器寻址方式：立即寻址方式、直接寻址方式、间接寻址方式。 2.4 事件管理器模块 TMS320LF2407A包含两个专用于电机控制的事件管理器模块EVA和EVB，每个事件管理器模块包括通用定时器（GP）、全比较单元、正交编码脉冲电路以及捕获单元。 ① 通用定时器。TMS320LF2407A共有四个16位通用定时器，可用于产生采样周期，作为全比较单元产生PWM输出以及软件定时的时基。通用定时器有 四种可选择的操作模式：停止/保持模式、连续增计数模式、定向增/减计数模式和连续增/减计数模式。每个通用定时器都有一个相关的比较寄存器TxCMPR 和一个PWM输出引脚T xPWM。每个通用定时器都可以独立地用于提┮桓鯬WM输出通道，可产生非对称或对称PWM波形，因此，四个通用定时器最多可提供4路PWM输出。 ② 全比较单元。每个事件管理器模块有3个全比较单元（1、2和3（EVA）； 4、5和6（EVB）），每个比较单元各有一个 16位比较寄存器 CMPRx，各有两个CMP / PWM输出引脚，可产生2路 PWM输出信号控制功率器件，其输出引脚极性由控制寄存器 (ACTR)的控制位来决定，根据需要，选择高电平或低电平作为开通信号，通过设置T1为不同工作方式，可选择输出对称PWM波形、非对称PWM波形或空 间矢量PWM波形。 死区控制单元 (DBTCON)用来产生可编程的软件死区，使得受每个全比较单元的两路CMP / PWM输出控制的功率器件的间次开启周期间没有重叠，最大可编程的软件死区时间达16μs。 ③ 正交编码脉冲电路。正交编码脉冲（QEP）电路可以对引脚CAP1/QEP1和CAP2/QEP2上的正交编码脉冲进行解码和计数，可以直接处理光电编码 盘的2路正交