第2章数据的表示和运算-4题库.pptx

上节回顾;上节回顾;第 2 章 数据的表示和运算;(2) 不恢复余数法;x = – 0.1011 y = – 0.1101 求;① x0 y0 = 1 1 = 0;(3) 原码加减交替除法硬件配置;原码加减交替法控制流程图;(4) 原码除（加减交替法）特点;(5) 小结;[Ri]补= 0.1000;小结;② 商值的确定;(2) 商符的形成 ;(3) 新余数的形成;例2.26;(4) 小结;(5) 补码除和原码除（加减交替法）比较;2.3 浮点运算;例如;3. 规格化;特例;重新认识规格化;(3) 左规(|M| ＜1/2);例2.27;③ 右规;例 2.28;② 尾数求和;5. 溢出判断(阶码符号为01时为溢出);二、浮点乘除运算;小结;一、串行加法器和并行加法器 1、一位全加器 全加器(FA)是最基本的加法单元，有被加数、加数和低位来的进位共三个输入，有本位和和向高位的进位共两个输出。 全加器表达式：Si = Ai⊕Bi⊕Ci Ci+1 = AiBi + (Bi⊕Ai)Ci 逻辑图和逻辑符号 ;2、串行加法器：从低位开始，每步只完成一位加法运算。 只有一个全加器和一个进位触发器。 数据逐位串行送入加法器进行运算。 计算两个n位数之和，需要n+1步（1位符号位），或n+2步（2位符号位）运算。 高位运算只有等低位运算完成后才能进行，速度较慢。 多用于低速的专用运算器。 ;3、并行加法器：可在同一时刻完成n位数的运算。 由多个全加器组成，其位数的多少取决于机器字长，各位数据同时运算。 若采用变形补码表示一个机器数，则符号位需2位，这时需要n+2个加法器。 运算速度比串行进位加法器高很多，这是用足够多的硬件设备换来的。 并行加法器的最长运算时间主要由进位信号的传递时间决定，而每个加法器的求和延迟只是次要因素。很明显，提高并行加法器速度的关键是尽量加快进位产生和传递的速度。 ;3、并行加法器;4. 串行进位链;5. 并行进位链; n 位全加器分若干小组，小组中的进位同时产生， 小组与小组之间采用串行进位;(2) 双重分组跳跃进位链;(3) 双重分组跳跃进位链 大组进位分析;(4) 双重分组跳跃进位链的 大组 进位线路;(5) 双重分组跳跃进位链的 小组 进位线路;(6) n =16 双重分组跳跃进位链;(7) n =32 双重分组跳跃进位链;二、ALU 算术逻辑运算单元(ALU)是一种功能较强的组合逻辑电路。它能进行多种算术运算和逻辑运算，其核心是一个并行加法器，同时也能执行与、或、非等逻辑运算。 ALU基本结构如下图所示。 Ki不同取值决定该电路做哪一种算术运算或逻辑运算。;1、基本思想 一位全加器FA逻辑表达式： 一位算术逻辑运算单元的表达式;2、逻辑表达式 Xi和Yi 与控制参数和输入量的关系表所示： 可得逻辑表达式：;Xi和Yi 的表达式进一步化简得到ALU的某一位逻辑表达式: 4位之间采用先行进位，每一位中X、Y是同时产生的，由下面方法算出并行进位的Cn＋4： Cn＋1=Y0＋X0Cn Cn＋2=Y1＋X1Cn＋1=Y1＋Y0X1＋X0X1Cn Cn＋3=Y2＋X2Cn＋2=Y2＋Y1X1＋Y0X1X2＋X0X1X2Cn Cn＋4=Y3＋X3Cn＋3=Y3＋Y2X3＋Y1X2X3＋Y0X1X2X3＋X0X1X2X3Cn 令：G=Y3＋Y2X3＋Y1X2X3＋Y0X1X2X3为进位发生输出 P=X0X1X2X3 为进位传送输出； 则：Cn+4=G+PCn；为片间进位输出;计算机组成原理;3、算术逻辑运算的实现（74181） ：;;4、两级先行进位的ALU 74181ALU的P和G是本组先行进位输出，将74181的P和G送入成组先行进位部件(CLA)74182的即可实现第二级的先行进位(即组间先行进位)； 根据公式(2.31)可得4片（组）的先行进位逻辑： Cn+x=G0+P0Cn； Cn+y=G1+P1Cn+1=G1+G0P1+P0P1Cn； Cn+z=G2+P2Cn+2=G2+G1P2+G0P1P2+P0P1P2Cn； Cn+4=G3+P3Cn+3=G3+G2P3+G1P2P3+G0P1P2P3+P0P1P2P3Cn=G*+P*Cn； 其中G*=G3+G2P3+G1P2P3+G0P1P2P3；P*=P0P1P2P3 G*为成组先行进位发生输出；P*为成组先行进位传送输出； 根据上述表达式，用TTL器件实现的